JP4835699B2 - 高速デジタル伝送回路 - Google Patents

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Description

本発明は、複合電子部品に関し、特に、静電気対策素子とコモンモードフィルタ素子とを組み合わせて構成された複合電子部品に関するものである。また、本発明は、高速デジタル伝送回路に関し、静電気対策素子とコモンモードフィルタとを用いて構成された高速デジタル伝送回路に関するものである。
近年、高速な信号伝送インターフェースとしてUSB2.0やHDMIなどの規格が広く普及し、パーソナルコンピュータやデジタルハイビジョンテレビなど数多くのデジタル機器に用いられている。これらのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号ラインを用いて差動信号(ディファレンシャルモード信号)を伝送する差動信号方式が採用されている。
差動伝送方式は、シングルエンド伝送方式と比べて信号ラインから発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。
図11は、一般的な差動伝送回路の回路図である。
図11に示す差動伝送回路は、一対の信号ライン1,2と、信号ライン1,2にディファレンシャルモード信号を供給する出力バッファ3と、信号ライン1,2からのディファレンシャルモード信号を受ける入力バッファ4とを備えている。かかる構成により、出力バッファ3に与えられる入力信号INは、一対の信号ライン1,2を経由して入力バッファ4へ伝えられ、出力信号OUTとして再生される。このような差動伝送回路は、上述の通り、信号ライン1,2から発生する放射電磁界が少ないという特徴を有しているが、信号ライン1,2に共通のノイズ(コモンモードノイズ)が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図11に示すように、信号ライン1,2にコモンモードチョークコイル5を挿入することが有効である。
コモンモードチョークコイル5は、信号ライン1,2を伝わる差動成分(ディファレンシャルモード信号)に対するインピーダンスが低く、同相成分(コモンモードノイズ)に対するインピーダンスが高いという特性を有している。このため、信号ライン1,2にコモンモードチョークコイル5を挿入することにより、ディファレンシャルモード信号を実質的に減衰させることなく、一対の信号ライン1,2を伝わるコモンモードノイズを遮断することができる。
HDMIのような最新の高速デジタルインターフェースでは、高転送レートの微小信号を取り扱うため、静電気に対して非常に敏感なICが使用され、静電気が大きな問題となる。静電気によるICの破壊を防止するため、信号ラインとグランドとの間に静電気対策部品としてのバリスタが使用されている。しかし、バリスタを使用すると信号波形が鈍り、信号品質が劣化することから、より低容量の静電気対策部品が求められている。例えば、特許文献1では、図12に示すように、IC6に接続された信号ライン7,7上にコイル部品8を直列接続すると共に、各信号ライン7とグランドとの間に静電気対策部品9を接続し、静電気対策部品9の静電容量を0.3pF以下とした静電気対策回路が提案されている(特許文献1図8参照)。
また特許文献2には、コモンモードノイズフィルタと静電気保護機能をワンパッケージに収めた複合電子部品において、静電気保護機能を有する電圧依存性抵抗材料を最上部に設けた構造が開示されている。この構造によれば、多数の絶縁層を含む積層体の焼成後に電圧依存性抵抗材料を設けることができ、これにより、焼成時に電圧依存性抵抗材料の酸化、分解などにより静電気保護機能が低下してしまうことを防止でき、その結果、静電気保護機能を向上させることができる。
また特許文献3には、互いに磁気結合している第1及び第2のコイル導体を備え、コモンモードフィルタのカットオフ周波数fcと第1のコイル導体の導体幅W及び全長Lとの関係が、√(L/W)<(7.6651−fc)/0.1385で表される関係式を満たすことにより、高周波特性を良好にしたコモンモードフィルタが開示されている。
特開2008−28214号公報 特開2007−214166号公報 特開2006−261585号公報
図12に示した従来の回路構成において、IC6に対する保護電圧はできるだけ高いほうが好ましい。ここにいう保護電圧とは、IC6が破壊される電圧のことをいい、例えば静電気対策素子として一般的な6pFのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路では、5kVの保護電圧を確保できることが知られている。しかしながら、上記のように、バリスタは静電容量が大きく、信号品質が劣化することから、静電容量を低く抑えつつバリスタと同等又はそれ以上の保護電圧を得ることができる回路が望まれている。
また、特許文献2に記載されたコモンモードフィルタにおいては、静電気対策素子を構成する電圧依存性抵抗材料に樹脂が含まれているため、製造工程上の制約から静電気対策素子を最上部に設けなければならならず、設計上の制約が大きいという問題があった。また、電圧依存性抵抗材料は10μm程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層の多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに、その最上層に静電気対策素子を形成する場合には、製造工程も複雑化し、製造コストも増加するという問題があった。
したがって、本発明の目的は、バリスタに比べて静電容量が小さく且つ放電特性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成され、5kV以上の保護電圧を得ることが可能な複合電子部品を提供することにある。
また、本発明の目的は、バリスタに比べて静電容量が小さく且つ放電特性に優れるのみならず耐熱性及び耐候性が高められた静電気対策素子とコモンモードフィルタとを用いて構成され、5kV以上の保護電圧を得ることが可能な高速デジタル伝送回路を提供することにある。
本願発明者は、上記課題を解決するため鋭意研究を重ねた結果、コモンモードフィルタ素子と静電気対策素子とを組み合わせた複合電子部品において、コモンモードフィルタの直流抵抗を0.5Ω以上とすることで5kV以上の保護電圧が得られることを見いだした。
本発明は上記のような技術的知見に基づきなされたものであり、本発明による複合電子部品は、静電気対策素子と、静電気対策素子に接続されたコモンモードフィルタ素子とを備え、静電気対策素子の静電容量が0.35pF以下であり、コモンモードフィルタ素子の直流抵抗が0.5Ω以上であることを特徴としている。
本発明によれば、複合電子部品の後段に接続されるICに対して5kV以上の保護電圧を確保することができる。また、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を提供することができる。
本発明において、コモンモードフィルタ素子は、積層方向に重なり合うように配置された互いに磁気結合する第1及び第2のスパイラル導体を含み、第1及び第2のスパイラル導体の厚みが10μm以下であり、第1及び第2のスパイラル導体の幅W及び長さLが、ディファレンシャルモードノイズに対するカットオフ周波数をfc(MHz)としたときに、√(L/W)<(7.6651−fc)/0.1385で表される関係式を満たすことが好ましい。
本発明によるコモンモードフィルタが上記関係式を満足する場合には、800MHz帯の高周波帯域でのコモンモードフィルタの正常な動作を維持しながら、5kV以上の保護電圧を確保することができる。
本発明において、コモンモードフィルタ素子及び静電気対策素子は、2つの磁性基体の間に設けられており、静電気対策素子は、下地絶縁層と、下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも電極間に配置された静電気吸収層とを備え、静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであることを特徴としている。
この構成によれば、静電容量が非常に小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧放電タイプの静電気対策素子を備えるので、静電気対策を行っていない場合の信号と同等の信号を伝送することができ、特性インピーダンスの低下を抑制することができる。しかも、静電気保護材料として絶縁性無機材料と導電性無機材料とのコンポジットを構成しているので、耐圧性が格段に高められるとともに、温度や湿度等の外部環境への耐候性が格段に高められる。また、インダクタ素子と静電気対策素子がワンチップ化されていることから、非常に小型で高機能な電子部品を提供することができる。
なお、本明細書において、「コンポジット」とは、絶縁性無機材料のマトリックス中に導電性無機材料が分散した状態を意味し、絶縁性無機材料のマトリックス中に導電性無機材料が一様に或いはランダムに分散した状態のみならず、絶縁性無機材料のマトリックス中に導電性無機材料の集合体が分散した状態、すなわち一般に海島構造と呼ばれる状態を含む概念である。また、本明細書において「絶縁性」とは、0.1Ωcm以上を、「導電性」とは、0.1Ωcm未満を意味し、所謂「半導電性」は、その比抵抗が0.1Ωcm以上である限り、前者の絶縁性に含まれる。
本発明において、絶縁性無機材料は、Al23、TiO2、SiO2、ZnO、In23、NiO、CoO、SnO2、V25、CuO、MgO、ZrO2、AlN、BN及びSiCよりなる群から選択される少なくとも1種であることが好ましい。これらの金属酸化物は、絶縁性、耐熱性及び耐候性に優れるので、コンポジットの絶縁性マトリックスを構成する素材として有効に機能し、その結果、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。その上さらに、これらの金属酸化物は、低コストで入手可能であり、しかも、スパッタリング法の適用が可能なので、生産性及び経済性も高められる。
本発明において、導電性無機材料は、C、Ni、Cu、Au、Ti、Cr、Ag、Pd及びPtよりなる群から選択される少なくとも1種の金属又はこれらの金属化合物であることが好ましい。絶縁性無機材料のマトリックス中にこれらの金属又は金属化合物を不連続に分散した状態で配合することにより、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。
第1及び第2のスパイラル導体の形状が曲線状であることが好ましい。第1及び第2のスパイラル導体の形状を円形スパイラルとした場合には、矩形スパイラルに比べてその全長を短くすることができる。これにより、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができ、より高性能な複合電子部品を実現することができる。
本発明の上記課題は、一対の信号ラインと、一対の信号ラインに接続された半導体ICチップと、一対の信号ライン上であって半導体ICチップの前段に設けられた静電気対策素子と、一対の信号ライン上であって静電気対策素子と半導体ICチップとの間に設けられたコモンモードフィルタとを備え、静電気対策素子の静電容量が0.35pF以下であり、コモンモードフィルタの直流抵抗が0.5Ω以上であることを特徴とする高速デジタル伝送回路によっても達成される。
本発明によれば、半導体ICチップに対して5kV以上の保護電圧を確保することができる。また、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を有する高速デジタル伝送回路を提供することができる。さらに、静電気対策素子がコモンモードフィルタの前段に配置されているので、静電気による過電圧をコモンモードフィルタの入力端で反射させることができ、反射信号が重畳されて電圧がさらに上昇した過電圧を静電気対策素子で一気に吸収することができる。したがって、静電気対策素子による過電圧の吸収効率を高めることができる。
本発明によれば、静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成され、5kV以上の保護電圧を得ることが可能な複合電子部品を提供することができる。
また、本発明によれば、静電容量が小さく且つ放電特性に優れた静電気対策素子とコモンモードフィルタとを用いて構成され、5kV以上の保護電圧を得ることが可能な高速デジタル伝送回路を提供することができる。
本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。 複合電子部品100の構成を示す回路図である。 複合電子部品100の層構造の一例を示す略分解斜視図である。 ギャップ電極28,29と他の導体パターンとの位置関係を示す略平面図である。 静電気対策素子層12bにおける第1のギャップ電極28付近の層構造の一例を示す図であって、(a)は略平面図、(b)は略断面図である。 静電気対策素子の原理を説明するための模式図である。 複合電子部品100の製造工程を示すフローチャートである。 図8は、本発明の第2の実施形態による複合電子部品の構成を示す略分解斜視図である。 図9(a)及び(b)は、本発明の好ましい実施の形態による高速デジタル伝送回路の構成を示す略ブロック図である。 図10は、実施例及び比較例による保護電圧を示すグラフである。 一般的な差動伝送回路の回路図である。 従来の静電気対策回路の構成を示す回路図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。
図1に示すように、本実施形態による複合電子部品100は、静電気保護機能を備えた薄膜コモンモードフィルタであって、第1及び第2の磁性基体11a、11bと、第1の磁性基体11aと第2の磁性基体11bに挟まれた機能層12とを備えている。また、第1の磁性基体11a、機能層12及び第2の磁性基体11bからなる積層体の外周面には、第1〜第6の端子電極13a〜13fが形成されている。このうち、第1及び第2の端子電極13a,13bは第1の側面10aに形成され、第3及び第4の端子電極13c、13dは第1の側面10aと対向する第2の側面10bに形成され、第5の端子電極13eは第1及び第2の側面10a,10bと直交する第3の側面10cに形成され、第6の端子電極13fは第3の側面と対向する第4の側面10dに形成されている。
第1及び第2の磁性基体11a,11bは、機能層12を物理的に保護すると共に、コモンモードフィルタの閉磁路としての役割を果たすものである。第1及び第2の磁性基体11a,11bの材料としては、焼結フェライト、複合フェライト(粉状のフェライトを含有した樹脂)等を用いることができる。
図2は、複合電子部品100の等価回路図である。
図2に示すように、複合電子部品100は、コモンモードチョークコイルとして機能するインダクタ素子14a、14bと、静電気対策素子15a、15bとを備えており、インダクタ素子14a、14bの一端は第1及び第2の端子電極13a,13bにそれぞれ接続され、他端は第3及び第4の端子電極13c、13dにそれぞれ接続されている。また、静電気対策素子15a,15bの一端は第1及び第2の端子電極13a,13bにそれぞれ接続され、他端は第5及び第6の端子電極13e,13fにそれぞれ接続されている。図13に示したように、複合電子部品100は一対の信号ライン上に実装されるが、このとき第1及び第2の端子電極13a,13bは信号ラインの入力側に接続され、第3及び第4の端子電極13c,13dは信号ラインの出力側に接続される。また、第5及び第6の端子電極13e,13fはグランドラインに接続される。
図3は、複合電子部品100の層構造の一例を示す略分解斜視図である。
図3に示すように、複合電子部品100は、第1及び第2の磁性基体11a、11bと、第1及び第2の磁性基体11a、11bに挟まれた機能層12とを備えており、機能層12はコモンモードフィルタ層12aと静電気対策素子層12bによって構成されている。
コモンモードフィルタ層12aは、絶縁層16a〜16eと、磁性層16fと、接着層16gと、絶縁層16b上に形成された第1のスパイラル導体17と、絶縁層16c上に形成された第2のスパイラル導体18と、絶縁層16a上に形成された第1の引き出し導体19と、絶縁層16d上に形成された第2の引き出し導体20とを備えている。
絶縁層16a〜16eは、各導体パターン間、或いは導体パターンと磁性層16fとを絶縁すると共に、導体パターンが形成される下地面の平坦性を確保する役割を果たす。絶縁層16a〜16eの材料としては、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂を用いることが好ましく、ポリイミド樹脂やエポキシ樹脂を用いることが好ましい。導体パターンとしては、導電性及び加工性に優れたCu、Al等を用いることが好ましい。導体パターンの形成は、フォトリソグラフィーを用いたエッチング法やアディティブ法(めっき)により行うことができる。
絶縁層16b〜16eの中央領域であって第1及び第2のスパイラル導体17,18の内側には、絶縁層16b〜16eを貫通する開口25が設けられており、開口25の内部には、第1の磁性基体11aと第2の磁性基体11bとの間に閉磁路を形成するための磁性体26が充填されている。磁性体26としては、複合フェライト等を用いることが好ましい。
さらに、絶縁層16eの表面には磁性層16fが形成されている。開口25内の磁性体26は、複合フェライト(磁性粉含有樹脂)のペーストを硬化させて形成しているが、硬化時に樹脂の収縮が発生し、開口部分に凹凸が生じる。この凹凸をできるだけ少なくするためには、開口25の内部のみならず絶縁層16eの表面全体にもペーストを塗布することが好ましく、磁性層16fはそのような平坦性の確保を目的として形成される。
接着層16gは磁性基体11bを磁性層16f上に貼り付けるために必要な層である。また、磁性基体11b及び磁性層16fの表面の凹凸を緩和し、密着性を高める役割を果たす。特に限定されるものではないが、接着層16gの材料としては、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等を用いることができる。
第1のスパイラル導体17は、図2に示したインダクタ素子14aに対応するものである。第1のスパイラル導体17の内周端は、絶縁層16bを貫通する第1のコンタクトホール導体21及び第1の引き出し導体19を介して、第1の端子電極13aに接続されている。また、第1のスパイラル導体17の外周端は、第3の引き出し導体23を介して第3の端子電極13cに接続されている。
第2のスパイラル導体18は、図2に示したインダクタ素子14bに対応するものである。第2のスパイラル導体18の内周端は、絶縁層16dを貫通する第2のコンタクトホール導体22及び第2の引き出し導体20を介して、第2の端子電極13bに接続されている。また、第2のスパイラル導体18の外周端は、第4の引き出し導体24を介して第4の端子電極13dに接続されている。
第1及び第2のスパイラル導体17,18は共に同一の平面形状を有しており、しかも平面視で同じ位置に設けられている。第1及び第2のスパイラル導体17,18は完全に重なり合っていることから、両者の間には強い磁気結合が生じている。以上の構成により、コモンモードフィルタ層12a内の導体パターンはコモンモードフィルタを構成している。
コモンモードフィルタを所望の伝送周波数で正常に動作させるには、ディファレンシャルモードノイズに対するカットオフ周波数fc(MHz)が所望の伝送周波数の約3〜5倍の値となるようにする必要がある。例えば、伝送周波数が800MHzのときにコモンモードフィルタを正常に動作させたい場合、カットオフ周波数fc(MHz)を約2.4GHz〜4GHzとする必要がある。そして、コモンモードフィルタ素子が上記条件を満たすためには、第1及び第2のスパイラル導体17,18の幅W及び長さLが、
√(L/W)<(7.6651−fc)/0.1385 ・・・(1)
で表される関係式(1)を満たすことが必要である。ここで、スパイラル導体の長さLとは、スパイラルの内側からスパイラルの外側の端部までの全長である。
一方、コモンモードフィルタの直流抵抗は0.5Ω以上5Ω以下に設定される。コモンモードフィルタの直流抵抗が0.5Ω以上であれば、後段のICに対して5kV以上の保護電圧を得ることができるからである。静電気対策素子として一般的な6pFのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路によれば5kVの保護電圧を確保できることが知られているが、本発明においてもこれと同等の保護電圧を得ることができ、さらに、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を提供することができる。一方、直流抵抗を5Ω以下とした理由は、ディファレンシャルモードノイズに対するカットオフ周波数fcの低下を防止するためである。
コモンモードフィルタの直流抵抗は1Ω以上3Ω以下であることが特に好ましい。直流抵抗が1Ω以上であれば、後段のICに対する保護電圧を7kV以上にすることができ、6pFのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路を超える保護電圧を得ることができるからである。一方、直流抵抗を3Ω以下とした理由は、上述したディファレンシャルモードノイズに対するカットオフ周波数fcの低下を確実に防止するためである。
コモンモードフィルタの直流抵抗を0.5Ω以上にするためには、コモンモードフィルタ層12a内の第1及び第2のスパイラル導体17,18の導体幅を狭くしたり、導体厚みを薄くしたり、スパイラルのターン数を増やしたりすればよい。しかし、スパイラル導体17,18の導体幅を狭くしたり、スパイラルのターン数を増やしたりすることは好ましくない。スパイラル導体の形状がカットオフ周波数に関する上記関係式を満たさなくなるからである。そのため、上記関係式を満足しながら直流抵抗を0.5Ω以上とするためには、スパイラル導体17,18の厚みを薄くすることが有効である。第1及び第2のスパイラル導体17,18の厚みは10μm以下であることが好ましい。スパイラル導体の厚みが10μm以下であれば、800MHzの伝送周波数において上記関係式を満足することができる。
静電気対策素子層12bは、下地絶縁層27と、下地絶縁層27の表面に形成された第1及び第2のギャップ電極28,29と、第1及び第2のギャップ電極28,29を覆う静電気吸収層30とを備えている。第1のギャップ電極28付近の層構造は、図2に示した第1の静電気対策素子15aとして機能する部分であり、第2のギャップ電極29付近の層構造は、第2の静電気対策素子15bとして機能する部分である。第1のギャップ電極28の一端は第1の端子電極13aに接続されており、他端は第5の端子電極13eに接続されている。また、第2のギャップ電極29の一端は第2の端子電極13bに接続されており、他端は第6の端子電極13fに接続されている。
図4は、ギャップ電極28,29と他の導体パターンとの位置関係を示す略平面図である。
図4に示すように、ギャップ電極28,29が有するギャップ28G,29Gは、コモンモードフィルタを構成する第1及び第2のスパイラル導体17,18及び第1及び第2の引き出し導体19,20と平面的に重ならない位置に設けられている。特に限定されるものではないが、本実施形態においては、スパイラル導体17,18の内側であって、スパイラル導体17,18と開口25との間の空き領域にギャップ28G,29Gが設けられている。詳細は後述するが、静電気対策素子は静電気の吸収によって部分的に破損、変形するため、静電気対策素子と重なる位置に導体パターンが配置されている場合にはそれらも一緒に破損するおそれがある。しかし、静電気対策素子のギャップ28G,29Gが導体パターンを避けた位置に設けられていることから、静電気によって破壊されたときの上下層の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。
図5(a)及び(b)は、静電気対策素子層12bにおける第1のギャップ電極28付近の層構造の一例を示す図であって、(a)は略平面図、(b)は略断面図である。なお、第2のギャップ電極29の構成は第1のギャップ電極28と同一であるため、重複する説明を省略する。
静電気対策素子層12bは、磁性基体11aの表面に形成された下地絶縁層27と、第1のギャップ電極28を構成する一対の電極28a,28bと、これらの電極28a,28bの間に配設された静電気吸収層30とを備えている。この静電気対策素子層12bにおいて、静電気吸収層30は低電圧放電タイプの静電気保護材料として機能し、静電気などの過電圧が印加された際に、この静電気吸収層30を介して電極28a,28b間で初期放電が確保されるように設計されている。
下地絶縁層27は絶縁性材料からなり、本実施形態においては製造上の容易さから磁性基体11aの全面を覆っているが、少なくとも電極28a,28b及び静電気吸収層30の下地となっていればよく、必ずしも全面を覆う必要はない。
下地絶縁層27の具体例としては、例えば、第1の磁性基体11aの表面に、NiZnフェライトやアルミナ、シリカ、マグネシア、窒化アルミ等の誘電率が50以下、好ましくは20以下の低誘電率材料からなる絶縁膜を形成したものも、好適に用いることができる。なお、下地絶縁層27の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、CVDやPVD等の気相法等の公知の手法を適用できる。また、下地絶縁層27の膜厚は、適宜設定可能である。
下地絶縁層27の表面には、一対の電極28a,28bが相互に離間して配設されている。本実施形態では、一対の電極28a,28bは、下地絶縁層27上の所定の位置にギャップ距離△Gを置いて、対向配置されている。
電極28a,28bを構成する素材としては、例えば、Ni、Cr、Al、Pd、Ti、Cu、Ag、Au及びPtなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、これらに特に限定されない。なお、本実施形態では、電極28a,28bは、平面視で矩形状に形成されているが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。
電極28a,28b間のギャップ距離△Gは、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、0.1〜50μm程度であり、低電圧初期放電を確保するという観点から、より好ましくは0.1〜20μm程度、さらに好ましくは0.1〜10μm程度である。なお、電極28a,28bの厚みは、適宜設定することができ、特に限定されないが、通常、0.05〜10μm程度である。
上記の電極28a,28b間には、静電気吸収層30が配設されている。本実施形態では、上述した下地絶縁層27の表面及び電極28a,28b上に、静電気吸収層30が積層された構成となっている。この静電気吸収層30の寸法形状及びその配設位置は、過電圧が印加された際に自身を介して電極28a,28b間で初期放電が確保されるように設計されている限り、特に限定されない。
静電気吸収層30は、絶縁性無機材料32のマトリックス中に島状の導電性無機材料33の集合体が不連続に点在した海島構造のコンポジットである。本実施形態では、静電気吸収層30は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層27の絶縁性表面上及び/又は電極28a,28b上に、導電性無機材料33をスパッタリングして部分的に(不完全に)成膜した後、引き続き絶縁性無機材料32をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料33の層とこれを覆う絶縁性無機材料32の層との積層構造のコンポジットが形成されている。
マトリックスを構成する絶縁性無機材料32の具体例としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Al23、TiO2、SiO2、ZnO、In23、NiO、CoO、SnO2、V25、CuO、MgO、ZrO2、AlN、BN及びSiCが好ましい。これらは、1種を単独で用いても、2種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Al23やSiO2等を用いることがより好ましい。一方、絶縁性マトリックスに半導体性を付与する観点からは、TiO2やZnOを用いることがより好ましい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧及びクランプ電圧に優れる静電気対策素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらTiO2やZnOを単独で用いたり、これらを他の絶縁性無機材料32と併用すればよい。特に、TiO2は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはTiO2を用いることが特に好ましい。絶縁性無機材料32は、上層に位置する任意の層(例えば絶縁層16a)から一対の電極28a,28bや導電性無機材料33を保護する保護層としても機能するものである。
導電性無機材料33の具体例としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、C、Ni、Cu、Au、Ti、Cr、Ag,Pd及びPt、或いは、これらの合金が好ましい。
静電気吸収層30を構成する電極28、絶縁性無機材料32及び導電性無機材料33の組み合わせとしては、Cu、SiO及びAuの組み合わせが特に好ましい。これらの材料で構成された静電気対策素子は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料33の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。
静電気吸収層30の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、10nm〜10μmであることが好ましく、15nm〜1μmであることがより好ましく、15nm〜500nmであることがより好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料33の層と絶縁性無機材料32のマトリックスの層とを形成する場合、導電性無機材料33の層の厚みは、1〜10nmであることが好ましく、絶縁性無機材料32の層の厚みは、10nm〜10μmであることが好ましく、より好ましくは10nm〜1μmであり、より好ましくは10〜500nmである。
静電気吸収層30の形成方法は、上述したスパッタリング法に限定されるものではない。下地絶縁層27の絶縁性表面上及び/又は電極28a,28b上に、公知の薄膜形成方法を適用して、上述した絶縁性無機材料32及び導電性無機材料33を付与することにより、静電気吸収層30を形成することができる。
本実施形態の静電気対策素子層12bにおいては、絶縁性無機材料32のマトリックス中に不連続に点在した島状の導電性無機材料33を含む静電気吸収層30が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成を採用することにより、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れる、高性能な静電気対策素子が実現される。しかも、低電圧放電タイプの静電気保護材料として機能する静電気吸収層30として、少なくとも絶縁性無機材料32と導電性無機材料33とから構成されるコンポジットが採用されている。そのため、上記従来の有機−無機複合膜のものに比して、耐熱性が高められ、また、温度や湿度等の外部環境により特性が変動し難いものとなり、その結果、信頼性が高められる。その上さらに、スパッタリング法により静電気吸収層30が形成可能であり、これにより、生産性及び経済性がより一層高められる。なお、本実施形態の静電気対策素子は、電極28a,28b間に電圧を印加することにより静電気吸収層30中へ電極28a,28bの一部が飛散した結果、静電気吸収層30が電極28a,28bを構成する素材を含む構成であってもよい。
図6は、静電気対策素子の原理を説明するための模式図である。
図6に示すように、一対の電極28a,28b間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料32のマトリックス中に不連続に点在した島状の導電性無機材料33によって構成される任意の経路を通って電極28aから電極28b(グランド)に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料33は絶縁性無機材料32と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料33によって多数の電流経路が形成されているため、複数回の静電気吸収が可能である。
以上説明したように、本実施形態による複合電子部品100は、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧タイプの静電気対策素子を内蔵しているので、高性能な静電気保護機能を備えたコモンモードフィルタとして機能する複合電子部品を実現することができる。
また、本実施形態によれば、静電気対策素子層12bの材料として絶縁性無機材料32及び導電性無機材料33が使用され、静電気対策素子層12bを構成する各種材料に樹脂が含まれていないことから、磁性基体11a上に静電気対策素子層12bを形成し、さらにその上にコモンモードフィルタ層12aを形成することができる。コモンモードフィルタ層12aをいわゆる薄膜工法で形成する場合には350℃以上、導体パターンが形成されたセラミックシートを順次積層するいわゆる積層工法で形成する場合には800℃の熱処理工程が必要となるが、静電気対策素子層の材料として絶縁性無機材料32及び導電性無機材料33を使用した場合には、熱処理工程に耐えることができ、正常に機能する静電気対策素子を確実に形成することができる。さらに、磁性基板上の十分に平坦な面に静電気対策素子を形成することができ、ギャップ電極の微小なギャップを安定的に形成することができる。
また、本実施形態によれば、ギャップ電極の形成位置がコモンモードフィルタを構成する第1及び第2のスパイラル導体等と平面的に重ならず、それらの導体パターンを避けた位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。
さらに、本実施形態によれば、図2に示したように、複合電子部品100は一対の信号ライン上に実装され、静電気対策素子15a,15bは、コモンモードフィルタ14aよりも信号ラインの入力側に設けられていることから、静電気対策素子による過電圧の吸収効率を高めることができる。通常、静電気による過電圧は、インピーダンス整合のとれていない異常な電圧であるため、コモンモードフィルタの入力端で一回反射する。この反射信号は元の信号波形に重畳され、電圧が上昇した信号は、静電気対策素子で一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。
さらに、本実施形態によれば、コモンモードフィルタ素子の直流抵抗が0.5Ω以上に設定されていることから、後段に接続されるICに対して5kV以上の保護電圧を有する高性能な静電気保護機能を提供することができる。
次に、本実施形態による複合電子部品100の製造方法について詳細に説明する。
図7は、複合電子部品100の製造工程を示すフローチャートである。
複合電子部品100の製造では、まず第1の磁性基体11aを用意し(ステップS101)、第1の磁性基体11aの表面に静電気対策素子層12bを形成し(ステップS102〜S104)、静電気対策素子層12bの表面にコモンモードフィルタ層12aを形成した後(ステップS105〜S111)、第2の磁性基体11bを積層する(ステップS112)。その後、外周面に端子電極13a〜13fを形成することにより(ステップS113)、第1及び第2の磁性基体11a,11bに挟まれたコモンモードフィルタ層12a及び静電気対策素子層12bを有する複合電子部品100が完成する。
本実施形態による複合電子部品100の製造方法は、コモンモードフィルタ層12a及び静電気対策素子層12bをいわゆる薄膜工法で一貫して形成することを特徴としている。ここで、薄膜工法とは、感光性樹脂を塗布し、これを露光及び現像して絶縁層を形成した後、絶縁層の表面に導体パターンを形成する工程を繰り返すことにより、絶縁層及び導体層が交互に形成された多層膜を形成する方法である。以下、静電気対策素子層12b及びコモンモードフィルタ層12aの形成工程について詳細に説明する。
静電気対策素子層12bの形成では、まず磁性基体11aの表面に下地絶縁層27(ステップS102)を形成する。下地絶縁層27の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、CVDやPVD等の気相法等の公知の手法を適用できる。また、下地絶縁層27の層厚は、適宜設定可能である。
次に、下地絶縁層27の表面にギャップ電極28,29を形成する(ステップS103)。ギャップ電極28,29は、下地絶縁層27の全面に電極材料を成膜した後、電極材料をパターニングすることにより形成することができる。一対の電極間のギャップ距離ΔGは0.1〜50μm程度と非常に微細であることから、高精度なパターニングが要求され、下地面の平坦性も要求される。ここで、下地絶縁層27は平坦性の高い磁性基体11a上に形成され、下地絶縁層27の平坦性も高いことから、微細なギャップ幅を高精度に制御することができる。
次に、ギャップ電極28,29が形成された下地絶縁層27の表面に静電気吸収層30を形成する(ステップS104)。詳細には、下地絶縁層27の絶縁性表面上及び/又は電極28a,28b上に、導電性無機材料33をスパッタリングして部分的に(不完全に)成膜した後、引き続き絶縁性無機材料32をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料33の層とこれを覆う絶縁性無機材料32の層との積層構造のコンポジットを形成する。以上により、静電気対策素子層12bが完成する。
コモンモードフィルタ層12aの形成では、絶縁層及び導体パターンを交互に形成することにより、絶縁層16a〜16e、第1及び第2のスパイラル導体17,18、第1及び第2の引き出し導体19,20を形成する(ステップS105〜S109)。詳細には、静電気対策素子層12b上にまず絶縁層16aを形成した後、絶縁層16a上に第1の引き出し導体19を形成する(ステップS105)。次に、絶縁層16a上に絶縁層16bを形成した後、絶縁層16b上に第1のスパイラル導体17を形成すると共に、絶縁層16bを貫通するコンタクトホール21を形成する(ステップS106)。次に、絶縁層16b上に絶縁層16cを形成した後、絶縁層16c上に第2のスパイラル導体18を形成する(ステップS107)。次に、絶縁層16c上に絶縁層16dを形成した後、絶縁層16d上に第2の引き出し導体20を形成すると共に、絶縁層16dを貫通するコンタクトホール22を形成し(ステップS108)、さらに絶縁層16d上に絶縁層16eを形成する(ステップS109)。
ここで、各絶縁層16a〜16eは、下地面に感光性樹脂をスピンコートし、これを露光及び現像することにより形成することができる。特に、絶縁層16b〜16eは開口25を有する絶縁層として形成される。また、スパイラル導体等の導体パターンは、蒸着法又はスパッタリング法により導体層を形成した後、パターニングを行うことにより形成することができる。このときの導体層の厚さは、上述した関係式を満たすように予め設定された厚さとする必要がある。また、導体層のパターニングによって形成されるスパイラル導体の幅も、上述した関係式(1)を満たすように予め設定された幅とする必要がある。
次に、開口25内に磁性体26を充填し、さらに絶縁層16eの表面にも磁性層16fを形成する(ステップS110)。その後、接着層16gを形成し(ステップS111)、接着層16gを介して第2の磁性基体11bを貼り合わせた後(ステップS112)、積層体の外周面に端子電極13a〜13fを形成することにより(ステップS113)、複合電子部品100が完成する。
以上説明したように、本実施形態による複合電子部品の製造方法は、静電気対策素子層12b及びコモンモードフィルタ層12aを一貫して薄膜工法で形成するので、特別な製造工程を経由することなく複合電子部品を製造することができる。また、本実施形態による複合電子部品の製造方法は、磁性基体11a上に静電気対策素子層12bを形成し、静電気対策素子層12b上にコモンモードフィルタ層12aを形成するので、静電気対策素子を比較的平坦な磁性基体11aの表面に形成することができ、高品質な静電気対策素子とコモンモードフィルタとを組み合わせた複合電子部品を製造することができる。
図8は、本発明の第2の実施形態による複合電子部品の構成を示す略分解斜視図である。
図8に示すように、本実施形態による複合電子部品200は、第1及び第2のスパイラル導体17,18の形状が矩形スパイラルではなく、曲線状のスパイラルパターン(円形スパイラル)である点を特徴としている。スパイラル導体17,18は、全体が曲線である必要はなく、コーナー部のみが湾曲する形状のような部分的な曲線のものも含む。第1及び第2のスパイラル導体17,18の形状を円形スパイラルとした場合には、矩形スパイラルに比べてその全長を短くすることができる。これにより、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができる。一方、スパイラル導体17,18の全長が短くなると直流抵抗が低下するため、円形スパイラルの場合には導体の厚みをさらに薄くする必要がある。その他の構成については第1の実施形態による複合電子部品100と同様であることから、同一の構成に同一の符号を付して詳細な説明を省略する。
以上説明したように、本実施形態によれば、第1及び第2のスパイラル導体17,18の形状が円形スパイラルであることから、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができ、より高性能な複合電子部品を実現することができる。さらに、円形スパイラルの場合、当該パターンが形成されていない空き領域にギャップ電極を形成しやすいという利点もある。
次に、本発明の好ましい実施の形態による高速デジタル伝送回路について説明する。
図9(a)及び(b)は、本発明の好ましい実施の形態による高速デジタル伝送回路の構成を示す略ブロック図である。
図9(a)に示す高速デジタル伝送回路300は、上記第1の実施形態による複合電子部品100を用いたものであって、プリント基板上に形成された一対の信号ライン7a,7bと、一対の信号ライン7a,7bの一端に接続されたコネクタ7cと、一対の信号ライン7a,7bの他端に接続されたIC6と、一対の信号ライン上であってコネクタ7cとICとの間に設けられた複合電子部品100とを備えている。なお、複合電子部品100に代えて、第2の実施形態による複合電子部品200を用いてもよいことは言うまでもない。
複合電子部品100の第1及び第2の端子電極13a,13bは、コネクタ7c側の信号ラインに接続されており、第3及び第4の端子電極13c,13dは、IC6側の信号ラインに接続されている。さらに第5及び第6の端子電極13e,13fはグランドラインに接続されている。複合電子部品100は信号ライン7a,7bのみを介してコネクタ7cと直接的に接続され、且つ、IC6と直接的に接続されていることが好ましい。
このように、高速デジタル伝送回路300においては、複合電子部品100に含まれる静電気対策素子層12bの静電容量が0.35pF以下であり、コモンモードフィルタ層12aの直流抵抗が0.5Ω以上であることから、後段のIC6に対して5kV以上の保護電圧を確保することができ、さらにバリスタよりも静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性が高められた静電気対策機能を提供することができる。
さらに、本実施形態による高速デジタル伝送回路300は、静電気対策素子層12bがコモンモードフィルタ層12aよりも入力側(コネクタ7c側)に設けられるので、静電気対策素子による過電圧の吸収効率を高めることができる。コネクタ7cから入った静電気は、静電気対策素子層12bによって吸収されるが、完全に吸収されるわけではなく、一部がIC6側に流れてしまう。しかし、静電気による過電圧はインピーダンス整合のとれていない異常な電圧であるため、静電気対策素子層12bの後段に設けられたコモンモードフィルタ層12aの入力端で反射し、この反射信号は元の信号波形に重畳され、電圧が上昇した信号は静電気対策素子層12bで一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。
一方、図9(b)に示す高速デジタル伝送回路400は、上記第1の実施形態による複合電子部品100を用いたものではなく、別々のチップ部品からなるコモンモードフィルタと静電気対策素子とを用いて構成されたものである。すなわち、この高速デジタル伝送回路は、プリント基板上に形成された一対の信号ライン7a,7bと、一対の信号ライン7a,7bの一端に接続されたコネクタ7cと、一対の信号ライン7a,7bの他端に接続されたICと、一対の信号ライン7a,7b上であってコネクタ7cとIC6との間に設けられたコモンモードフィルタ40と、コモンモードフィルタ40の前段に設けられた静電気対策素子41a,41bとを備えている。
コモンモードフィルタ40は、第1の実施形態による複合電子部品100のコモンモードフィルタ素子層12aを独立したチップ部品として構成したものであって、その直流抵抗は0.5Ω以上5Ω以下、より好ましくは1Ω以上3Ω以下である。また、静電気対策素子41a,41bは、第1の実施形態による複合電子部品100の静電気対策素子層12bを独立したチップ部品として構成したものであって、その静電容量は0.35pF以下である。なお、コモンモードフィルタ40及び静電気対策素子41a,41bの構成は図3乃至図5を参照しながら説明した通りであり、ここでの詳細な説明は省略する。
このように、高速デジタル伝送回路400においても、静電気対策素子41a,41bの静電容量が0.35pF以下であり、コモンモードフィルタ40の直流抵抗が0.5Ω以上であることから、後段のIC6に対して5kV以上の保護電圧を確保することができ、さらにバリスタよりも静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性が高められた静電気対策機能を提供することができる。
さらに、本実施形態による高速デジタル伝送回路400は、静電気対策素子41a,41bがコモンモードフィルタ40よりも入力側(コネクタ7c側)に設けられるので、静電気対策素子による過電圧の吸収効率を高めることができる。コネクタ7cから入った静電気は、静電気対策素子41a,41bによって吸収されるが、完全に吸収されるわけではなく、一部がIC6側に流れてしまう。しかし、静電気による過電圧はインピーダンス整合のとれていない異常な電圧であるため、静電気対策素子41a,41bの後段に設けられたコモンモードフィルタ40の入力端で反射し、この反射信号は元の信号波形に重畳され、電圧が上昇した信号は静電気対策素子層12bで一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は以上の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲に包含されることは言うまでもない。
例えば、上記第1及び第2の実施形態においては、静電気対策素子層12bを下層、コモンモードフィルタ層12aを上層としているが、静電気対策素子層12bを上層、コモンモードフィルタ層12aを下層としてもよい。この場合、静電気対策素子層12bがコモンモードフィルタ層12aの上面に形成されることから、コモンモードフィルタ層の上面が十分な平坦性を有することが必要となる。
コモンモードフィルタの直流抵抗が0.5Ωである複合電子部品を用いて構成された高速デジタル伝送回路の実施例サンプルA1と、コモンモードフィルタの直流抵抗が1.1Ωである複合電子部品を用いて構成された高速デジタル伝送回路の実施例サンプルA2を用意した。高速デジタル伝送回路の構成は図9(a)に示す通りである。そして、コネクタから所定のパルス電圧を印加してICの破壊状況を確認した。その結果、実施例サンプルA1ではパルス電圧が約5kVのときにICが破壊され、ICに対する保護電圧は約5kVであった。また、実施例サンプルA2ではパルス電圧が約7kVのときにICが破壊され、ICに対する保護電圧は約7kVであった。
一方、静電容量が3pFのバリスタとコモンモードフィルタとを組み合わせて構成された高速デジタル伝送回路のサンプルB1と、静電容量が6pFのバリスタとコモンモードフィルタとを組み合わせて構成された高速デジタル伝送回路のサンプルB2とをそれぞれ用意し、コネクタから所定のパルス電圧を印加してICの破壊状況を確認した。その結果、比較例サンプルB1では、ICに対する保護電圧が約3kVであった。また、比較例サンプルB2では、ICに対する保護電圧が約5kVであった。
図10は、上記各実施例及び各比較例による保護電圧を示すグラフである。
図10に示すように、直流抵抗が0.5Ωであるコモンモードフィルタを用いた複合電子部品(実施例サンプルA1)の保護電圧は、6pFのバリスタとコモンモードフィルタとの組み合わせ(比較例サンプルB2)と同等であり、直流抵抗が1.1Ωであるコモンモードフィルタを用いた複合電子部品(実施例サンプルA2)の保護電圧は、比較例サンプルB2をさらに上回ることが分かった。
1,2 信号線
3 出力バッファ
4 入力バッファ
5 コモンモードチョークコイル
6 IC
7 信号ライン
7a,7b 信号ライン
7c コネクタ
8 コイル部品
9 静電気対策部品
10a 第1の側面
10b 第2の側面
10c 第3の側面
10d 第4の側面
11a 第1の磁性基体
11b 第2の磁性基体
12 機能層
12a コモンモードフィルタ層
12b 静電気対策素子層
13a-13f 端子電極
14a,14b インダクタ素子
15a-15d 静電気対策素子
16a-16e 絶縁層
16f 磁性層
16g 接着層
17 第1のスパイラル導体
18 第2のスパイラル導体
19 第1の引き出し導体
20 第2の引き出し導体
21 第1のコンタクトホール導体
22 第2のコンタクトホール導体
23 第3の引き出し導体
24 第4の引き出し導体
25 開口
26 磁性体
27 下地絶縁層
28,29 ギャップ電極
30 静電気吸収層
32 絶縁性無機材料
33 導電性無機材料
34 静電気吸収層
40 コモンモードフィルタ
41a,41b 静電気対策素子
36,37 ギャップ電極
100 複合電子部品
200 複合電子部品
300 高速デジタル伝送回路
400 高速デジタル伝送回路

Claims (6)

  1. 一対の信号ラインと、前記一対の信号ラインに接続された半導体ICチップと、前記一対の信号ライン上であって前記半導体ICチップの前段に設けられた複合電子部品とを備え、
    前記複合電子部品は、静電気対策素子と、前記一対の信号ライン上であって前記静電気対策素子と前記半導体ICチップとの間に設けられたコモンモードフィルタ素子とを備え、前記静電気対策素子の静電容量が0Fより大きく0.35pF以下であり、前記コモンモードフィルタ素子の直流抵抗が0.5Ω以上5Ω以下であり、
    前記コモンモードフィルタ素子は、積層方向に重なり合うように配置された互いに磁気結合する第1及び第2のスパイラル導体を含み、
    前記第1及び第2のスパイラル導体の厚みが10μm以下であり、
    前記第1及び第2のスパイラル導体の幅W及び長さLが、ディファレンシャルモードノイズに対するカットオフ周波数をfc(MHz)としたときに、
    √(L/W)<(7.6651−fc)/0.1385
    で表される関係式を満たすことを特徴とする高速デジタル伝送回路。
  2. 前記コモンモードフィルタ素子の直流抵抗が1Ω以上3Ω以下であることを特徴とする請求項1に記載の高速デジタル伝送回路。
  3. 前記静電気対策素子は、下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも前記電極間に配置された静電気吸収層とを備え、
    前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴とする請求項1又は2に記載の高速デジタル伝送回路。
  4. 前記絶縁性無機材料は、Al23、TiO2、SiO2、ZnO、In23、NiO、CoO、SnO2、V25、CuO、MgO、ZrO2、AlN、BN及びSiCよりなる群から選択される少なくとも1種である、ことを特徴とする請求項3に記載の高速デジタル伝送回路。
  5. 前記導電性無機材料は、C、Ni、Cu、Au、Ti、Cr、Ag、Pd及びPtよりなる群から選択される少なくとも1種の金属又はこれらの金属化合物であることを特徴とする請求項3又は4に記載の高速デジタル伝送回路。
  6. 前記第1及び第2のスパイラル導体の形状が曲線状であることを特徴とする請求項1乃至5のいずれか一項に記載の高速デジタル伝送回路。
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