KR101808796B1

KR101808796B1 - 적층형 소자

Info

Publication number: KR101808796B1
Application number: KR1020160014799A
Authority: KR
Inventors: 조승훈; 허성진; 이동석
Original assignee: 주식회사 모다이노칩
Priority date: 2016-02-05
Filing date: 2016-02-05
Publication date: 2017-12-13
Also published as: TW201732843A; TWI614771B; KR20170093425A; WO2017135566A1

Abstract

본 발명은 적층체와, 적층체 내에 형성된 복수의 내부 전극과, 적층체 내의 적어도 두 내부 전극 사이에 마련된 유전층과, 적층체의 서로 대향되는 두 측면에 형성되며 내부 전극과 연결되는 외부 전극을 포함하며, 유전층의 비유전율이 적층체의 비유전율보다 높은 적층형 소자로서의 감전 방지 소자가 제시된다.

Description

적층형 소자{Laminated device}

본 발명은 적층형 소자에 관한 것으로, 특히 스마트 폰 등의 충전 가능한 전자기기를 통해 사용자에게 쇼크 전류가 전달되는 것을 방지할 수 있는 적층형 소자에 관한 것이다.

이동통신 단말기의 이용은 과거 음성통화 중심에서 데이터 통신 서비스를 거쳐 스마트폰 기반의 생활편의 서비스로 진화되어 왔다. 또한, 스마트폰 등의 다기능화에 따라 다양한 주파수 대역이 사용되고 있다. 즉, 하나의 스마트폰 내에서 무선 LAN(wireless LAN), 블루투스(bluetooth), GPS 등 다른 주파수 대역을 이용하는 복수의 기능을 채용하게 되었다. 또한, 전자 기기의 고집적화에 따라 한정된 공간에서의 내부 회로 밀도가 높아지게 되고, 그에 따라 내부 회로 사이에 노이즈 간섭이 필연적으로 발생하게 된다. 휴대용 전자 기기의 다양한 주파수의 노이즈를 억제하고, 내부 회로 사이의 노이즈를 억제하기 위해 복수의 회로 보호 소자가 이용되고 있다. 예를 들어, 각각 서로 다른 주파수 대역의 노이즈를 제거하는 콘덴서, 칩 비드, 공통 모드 필터(common mode filter) 등이 이용되고 있다.

한편, 최근 들어 스마트폰의 고급스런 이미지와 내구성이 강조되면서 금속 소재를 이용한 단말기의 보급이 증가하고 있다. 즉, 테두리를 금속으로 제작하거나, 전면의 화면 표시부를 제외한 나머지 케이스를 금속으로 제작한 스마트폰의 보급이 증가하고 있다.

그런데, 금속 케이스를 이용한 스마트폰에 비정품 충전기를 이용한 충전 중 스마트폰을 이용하면 감전 사고가 발생할 수 있다. 즉, 과전류 보호 회로가 내장되지 않거나 저품질의 소자를 사용한 비정품 충전기 또는 불량 충전기를 이용하여 충전함으로써 쇼크 전류(Shock Current)가 발생되고, 이러한 쇼크 전류는 스마트폰의 그라운드 단자로 전도되고, 다시 금속 케이스로 전도되어 금속 케이스에 접촉된 사용자가 감전될 수 있다.

이러한 감전 방지를 위해 바리스터를 이용할 수 있다. 바리스터는 매우 높은 비선형성 전류전압 특성을 보이므로 과도 전압이 발생할 경우 회로를 보호하는 역할을 한다. 감전 방지 소자로 이용되는 바리스터는 ESD 전압에서 회로를 보호하기 위해 항복 전압(breakdown voltage)이 ESD 전압보다 낮은 동시에 감전 전압보다 높아야 한다. 즉, 바리스터의 항복 전압은 ESD 전압보다 낮고, 감전 전압보다 높아야 하며, 그에 따라 감전 전압을 차단하고 ESD 전압을 바이패스시킬 수 있다.

한편, 바리스터의 높은 항복 전압을 구현하기 위해서는 적층체 시트의 두께가 증가되어야 하는데, 이 경우 캐패시턴스가 낮아지게 된다. 그러나, 전자기기의 메탈 케이스를 안테나로 이용하는 경우 캐패시턴스가 낮은 감전 방지 소자를 이용하게 되면 RF 신호에 간섭을 주게 되어 안테나 감도가 저하될 수 있다. 또한, 상용화 바리스터 조성(Bi계, Pr계)에서는 재료의 유전율이 낮아서 높은 항복 전압과 RF 신호 간섭이 없는 감전 방지 소자용 바리스터를 구현하기 어렵다.

한국등록특허 제10-0876206호

본 발명은 스마트폰 등의 전자기기 내에 마련되어 충전기로부터 입력되는 감전 전압에 의한 사용자의 감전을 방지할 수 있는 적층형 소자를 제공한다.

본 발명은 바리스터를 이용한 적층형 소자를 제공한다.

본 발명은 항복 전압을 증가시키는 동시에 캐패시턴스를 증가시킬 수 있는 적층형 소자를 제공한다.

본 발명의 일 양태에 따른 적층형 소자로서의 감전 방지 소자는 적어도 하나의 시트가 적층된 적층체; 상기 적층체 내에 형성된 복수의 내부 전극; 상기 적층체 내의 적어도 두 내부 전극 사이에 마련된 유전층; 및 상기 적층체의 서로 대향되는 두 측면에 형성되며, 상기 내부 전극과 연결되는 외부 전극을 포함하며, 상기 유전층의 비유전율이 상기 적층체의 비유전율보다 높다.

상기 유전층의 비유전율은 상기 적층체의 비유전율보다 2배 내지 300배 높다.

상기 적층체의 비유전율이 20 내지 600이고, 상기 유전층의 비유전율은 100 내지 3000이다.

상기 적층체는 바리스터 재료로 형성된다.

상기 유전층은 선택된 시트에 인쇄하여 형성되거나, 블록으로 형성된다.

상기 적층체의 선택된 시트에 개구가 형성되고 상기 유전층이 상기 개구 내에 형성된다.

상기 유전층과 이에 접하는 내부 전극이 캐패시터부를 이루고, 상기 캐패시터부의 내부 전극과 이로부터 이격된 내부 전극 사이가 ESD 보호부를 이룬다.

상기 ESD 보호부는 감전 전압보다 높고 ESD 전압보다 낮은 항복 전압을 갖는다.

상기 복수의 내부 전극은 상기 적층체의 두께 방향으로 소정 간격 이격되어 형성되며, 상기 내부 전극 각각은 일 영역이 제 1 및 제 2 외부 전극과 교대로 연결되고 타 영역이 이격되어 형성된다.

서로 이격된 제 1, 제 2 및 제 3 내부 전극을 포함하고, 상기 제 2 및 제 3 내부 전극 사이에 상기 유전층이 일부 노출되도록 형성되며, 상기 제 1 및 제 2 내부 전극 사이의 거리가 상기 유전층의 표면을 따르는 상기 제 2 및 제 3 내부 전극 사이의 거리보다 짧고, 제 1 및 제 2 내부 전극 사이의 거리가 상기 제 1 내부 전극과 이격된 상기 외부 전극 사이의 거리보다 짧다.

서로 이격된 제 1 내지 제 4 내부 전극을 포함하고, 상기 제 3 및 제 4 내부 전극 사이에 상기 유전층이 형성되며, 상기 제 1 및 제 2 내부 전극 사이에 ESD 보호부가 형성되며, 상기 제 1 및 제 2 내부 전극 사이의 거리가 상기 유전층의 표면을 따르는 상기 제 3 및 제 4 내부 전극 사이의 거리보다 짧고, 제 1 및 제 2 내부 전극 사이의 거리가 상기 제 1 및 제 2 내부 전극과 이격된 상기 외부 전극 사이의 거리보다 짧다.

서로 이격된 제 1 내지 제 4 내부 전극을 포함하고, 상기 제 1 내부 전극은 일단이 제 1 및 제 2 외부 전극과 각각 연결되고 타단이 서로 이격된 제 1a 및 제 1b 내부 전극을 포함하며, 상기 제 3 및 제 4 내부 전극 사이에 상기 유전층이 형성되고, 상기 제 1 및 제 2 내부 전극 사이에 ESD 보호부가 형성되며, 상기 제 1a 및 제 1b 내부 전극 각각과 상기 제 2 내부 전극 사이의 거리의 합이 상기 제 1a 및 제 1b 내부 전극 사이의 거리보다 짧고, 상기 제 2 내부 전극과 상기 제 3 및 제 4 내부 전극 사이의 거리보가 짧다.

상기 적어도 둘 이상의 내부 전극 사이에 적어도 하나의 유전층이 형성되고, 상기 내부 전극과 상기 유전층 사이에 적어도 하나의 도전층이 형성된다.

상기 유전층의 표면을 따라 상기 도전층까지의 거리가 상기 내부 전극 사이의 거리보다 길다.

상기 외부 전극은 적어도 일부가 글래스와 금속 분말이 혼합되어 형성된다.

상기 내부 전극은 1㎛ 내지 10㎛의 두께로 형성되고, 상기 외부 전극은 2㎛ 내지 100㎛의 두께로 형성된다.

상기 외부 전극은 Ni 도금층 및 Sn 도금층을 더 포함하고, 상기 Ni 도금층은 1㎛ 내지 10㎛의 두께로 형성되고, 상기 Sn 도금층은 2㎛ 내지 10㎛의 두께로 형성된다.

본 발명의 다른 양태에 따른 적층형 소자로서의 감전 방지 소자는 적어도 하나의 시트가 적층된 적층체; 상기 적층체 내에 형성된 복수의 내부 전극; 적어도 두 내부 전극 사이에 형성된 유전층을 포함하는 캐패시터부; 및 상기 캐패시터부의 내부 전극과 이로부터 이격된 적어도 하나의 내부 전극 사이에 마련된 ESD 보호부를 포함하며, 상기 유전층의 비유전율은 상기 적층체의 비유전율보다 높고, 상기 ESD 보호부는 감전 전압보다 높고 ESD 전압보다 낮은 항복 전압을 가지며, 전자기기의 내부 회로와 금속 케이스 사이에 마련되어 상기 감전 전압을 차단하고, 상기 ESD 전압을 바이패스시킨다.

본 발명의 실시 예들에 따른 적층형 소자로서의 감전 방지 소자는 제 1 비유전율을 갖는 적층체 내에 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층이 형성된다. 따라서, 감전 방지 소자의 항복 전압을 증가시키면서 캐패시턴스를 증가시킬 수 있다. 즉, 본 발명의 감전 방지 소자는 항복 전압이 증가하더라도 캐패시턴스가 저하되지 않으며, 그에 따라 RF 신호에 간섭되지 않으면서 감전 전압을 차단하고 ESD 전압을 바이패스시킬 수 있다.

도 1은 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 사시도.
도 2 및 도 3은 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 단면도.
도 4 내지 도 9는 본 발명의 제 2 내지 제 7 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 단면도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 사시도이고, 도 2 및 도 3은 단면도이다. 즉, 도 2는 도 1의 일 방향(X 방향)을 따라 절단한 단면도이고, 도 3은 일 방향과 직교하는 타 방향(Y 방향)을 따라 절단한 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내에 마련된 복수의 내부 전극(210, 220, 230; 200)과, 적층체(100) 내부에 마련되며 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층(300)과, 적층체(100)의 외부에 마련되어 내부 전극(200)과 연결되는 외부 전극(410, 420; 400)을 포함할 수 있다. 여기서, 적층체(100) 내의 적어도 두개의 내부 전극 사이, 예를 들어 제 1 및 제 2 내부 전극(210, 220) 사이에 ESD 보호부(1000)가 형성될 수 있고, 유전층(200)을 사이에 두고 적어도 두개의 내부 전극, 예를 들어 제 2 및 제 3 내부 전극(220, 230)이 캐패시터부(2000)를 이룰 수 있다. 즉, 본 발명의 일 실시 예에 따른 감전 방지 소자는 ESD 보호부(1000)와, ESD 보호부(1000)보다 높은 비유전율을 갖는 캐패시터부(2000)를 포함하고, 그에 따라 감전 방지 소자의 캐패시턴스(capacitance)가 증가할 수 있다. 또한, 본 발명의 감전 방지 소자는 예를 들어 전자기기의 금속 케이스와 내부 회로 사이에 마련된다. 따라서, 내부 회로를 통해 금속 케이스로 전달되는 감전 전압은 차단하고 외부로부터 금속 케이스를 통해 내부 회로로 전달되는 ESD 전압을 바이패스시킬 수 있다.

적층체(100)는 복수의 시트가 적층되어 형성될 수 있다. 시트는 대략 사각형의 형상을 갖고 소정의 두께를 갖는 판 형상으로 마련될 수 있고, 이러한 시트가 복수 적층되어 적층체(100)를 형성할 수 있다. 따라서, 적층체(100)는 육면체의 형상을 가질 수 있으며, 도 1에 도시된 바와 같이 일 방향(예를 들어 X 방향)의 길이가 이와 직교하는 타 방향(예를 들어 Y 방향)의 길이보다 길고, Z 방향으로의 높이가 X 방향의 길이보다 짧고 Y 방향의 길이보다 짧거나 같거나 긴 육면체 형상으로 제작될 수 있다. 한편, 적층체(100)를 형성하는 복수의 시트는 각각 동일 비유전율을 가질 수 있는데, 예를 들어 10 내지 600의 비유전율을 가질 수 있다. 물론, 복수의 시트가 서로 다른 비유전율을 가질 수도 있는데, 서로 다른 비유전율을 가질 경우에도 각각의 시트는 10 내지 600을 가질 수 있다. 여기서, 시트는 바리스터 특성을 가지는 재료로 제작될 수 있다. 예를 들어, Pr계, Bi계, ST계 세라믹 물질을 이용하여 시트가 제작될 수 있다. 한편, 적층체(100)는 다이오드 특성을 갖는 물질을 이용하여 형성할 수도 있다. 즉, 항복 전압 이상의 전압이 인가될 때 적층체(100)를 통해 전류가 흐를 수 있도록 적층체(100)는 바리스터 특성 또는 다이오드 특성을 갖는 물질로 형성될 수 있다. 또한, 적층체(100)는 외부 표면이 절연 물질, 예를 들어 유리질 물질로 코팅될 수 있다. 이때, 적층체(100) 외부에 절연 물질이 코팅되더라도 적층체(100) 내부의 내부 전극(200)은 외부 전극(400)과 전기적으로 연결될 수 있다.

복수의 내부 전극(210, 220, 230; 200)은 적층체(100) 내에 형성될 수 있다. 예를 들어, 적층체(100)의 하측으로부터 제 1 내지 제 3 내부 전극(210, 220, 230)이 소정 간격 이격되어 형성될 수 있다. 이러한 복수의 내부 전극(200)은 도전성 물질로 형성될 수 있는데, 예를 들어 Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 또한, 내부 전극(200)은 1㎛∼10㎛의 두께로 형성될 수 있다. 여기서, 제 1 내부 전극(210)은 일측이 제 1 외부 전극(410)과 연결되고 타측이 제 2 외부 전극(420)과 이격되며, 제 2 내부 전극(220)은 일측이 제 2 외부 전극(420)과 연결되고 타측이 제 1 외부 전극(410)과 이격되며, 제 3 내부 전극(230)은 일측이 제 1 외부 전극(410)과 연결되고 타측이 제 2 외부 전극(420)과 이격될 수 있다. 즉, 복수의 내부 전극(200)은 수직 방향으로 일측이 제 1 및 제 2 외부 전극(410, 420)과 교대로 연결되고 타측은 외부 전극(400)과 이격될 수 있다. 그리고, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리가 제 2 및 제 3 내부 전극(220, 230) 사이의 거리보다 클 수 있다. 즉, 복수의 내부 전극(200) 사이의 거리는 적어도 하나가 다른 적어도 하나와 서로 다를 수 있다. 이러한 제 1 및 제 2 내부 전극(210, 220) 사이에 ESD 보호부(1000)가 형성되고, 제 2 및 제 3 내부 전극(220, 230) 사이에 유전층(300)이 마련되어 캐패시터부(2000)가 형성될 수 있다. 또한, 제 1 및 제 2 외부 전극(410, 420)의 제 1 내부 전극(210)의 수평 방향의 길이가 제 2 및 제 3 내부 전극(220, 230)의 수평 방향의 길이보다 길고, 제 1 내부 전극(210)의 너비가 제 2 및 제 3 내부 전극(220, 230)의 너비보다 크거나 같을 수 있다. 이에 따라, 제 1 내부 전극(210)의 면적이 제 2 및 제 3 내부 전극(220, 230)의 면적보다 크고, 제 2 및 제 3 내부 전극(220, 230)은 동일 면적을 가질 수 있다. 또한, 제 1 내부 전극(210)의 길이는 제 1 및 제 2 내부 전극(210, 220) 사이의 거리보다 길 수 있다. 이때, 제 1 내부 전극(210)은 유전층(300)과 중첩되면서 외부 전극(400)과 연결되는 길이로 형성될 수 있다. 즉, 유전층(300)은 외부 전극(400)과 이격되어 적층체(100) 내에 소정의 길이로 형성되는데, 제 1 내부 전극(210)은 유전층(300)의 모든 영역과 중첩되고 일측이 제 1 외부 전극(410)과 연결되는 길이로 형성될 수 있다. 한편, 제 2 및 제 3 내부 전극(220, 230)은 유전층(300)을 사이에 두고 이격되어 형성되며, 적어도 일부가 유전층(300)과 중첩되지 않도록 형성될 수 있다. 즉, 제 2 내부 전극(220)은 제 2 외부 전극(420)과 연결되어 제 1 외부 전극(410) 방향, 즉 X 방향으로 형성되는데, 일부가 유전층(300)과 중첩되고 나머지 일부가 유전층(300)과 중첩되지 않을 수 있다. 또한, 제 3 내부 전극(230)은 제 1 외부 전극(410)과 연결되어 제 2 외부 전극(420) 방향, 즉 X 방향으로 형성되는데, 일부가 유전층(300)과 중첩되고 나머지 일부가 유전층(300)과 중첩되지 않을 수 있다. 따라서, 유전층(300)은 하측이 제 2 외부 전극(220)에 의해 노출되고, 상측이 제 3 외부 전극(230)에 의해 노출되며, 서로 다른 영역이 노출될 수 있다. 또한, 유전층(300)의 노출 영역은 제 2 및 제 3 외부 전극(220, 230)에 동일한 폭으로 형성될 수 있다. 이때, 제 2 및 제 3 내부 전극(220, 230)의 유전층(300)과 중첩되지 않는 영역의 길이, 즉 노출된 유전층(300)을 통한 제 2 및 제 3 내부 전극(220, 230) 사이의 최단 거리는 제 1 및 제 2 내부 전극(210, 220) 사이의 거리에 따라 조절될 수 있는데, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리가 제 2 및 제 3 내부 전극(220, 230)의 유전층(300)과 중첩되지 않는 영역의 길이보다 짧도록 형성된다. 즉, 도 2에 도시된 바와 같이 제 1 내부 전극(210)과 제 2 내부 전극(220) 사이의 거리(B)가 제 3 내부 전극(230)의 말단으로부터 유전층(300)을 지나 제 2 내부 전극(220)까지의 거리(A1) 및 제 2 내부 전극(220)의 말단으로부터 유전층(300)을 지나 제 3 내부 전극(230)까지의 거리(A2)보다 짧게 형성될 수 있다. 또한, 제 2 및 제 3 내부 전극(220, 230)의 폭은 유전층(300)의 폭보다 작을 수 있다. 즉, 도 3에 도시된 바와 같이 제 2 및 제 3 내부 전극(220, 230)은 유전층(300)의 중앙부에 유전층(300)의 폭보다 작게 형성된다. 이때, 도 3에 도시된 바와 같이 제 1 내부 전극(210)과 제 2 내부 전극(220) 사이의 거리(B)가 제 3 내부 전극(230)의 일측 말단으로부터 유전층(300)을 지나 제 2 내부 전극(220) 일측 말단까지의 거리(A3) 및 제 3 내부 전극(230)의 타측 말단으로부터 유전층(300)을 지나 제 2 내부 전극(220)의 타측 말단까지의 거리(A4)보다 짧게 형성될 수 있다. 즉, ESD 전압이 캐패시터부(2000)의 제 2 및 제 3 내부 전극(220, 230)을 통해 전달되지 않고 제 2 내부 전극(220)과 제 1 내부 전극(210) 사이의 ESD 보호부(1000)를 통해 바이패스되도록 B가 A1 및 A2, 그리고 A3 및 A4보다 짧게 형성될 수 있다. 또한, 제 1 내부 전극(210)의 말단으로부터 외부 전극(400)까지의 거리(C)가 B보다 길어야 한다. 이는 ESD 전압이 외부 전극(400)으로부터 제 1 내부 전극(210)을 통해 전달되는 것을 방지하기 위함이다. 결국, B는 A1, A2, A3, A4 및 C보다 짧아야 한다. 즉, ESD 전압이 짧은 도전 경로를 통해 전달되므로 ESD 전압이 ESD 보호부(1000)를 통해 바이패스되도록 하기 위해 ESD 보호부(1000)와 캐패시터부(2000) 사이의 거리는 캐패시터부(2000)의 유전층(300)과 내부 전극(220, 230) 사이의 표면 거리보다 짧아야 한다. 한편, 적층체(100)의 외부 표면이 절연 물질로 코팅되는 경우 제 1 내부 전극(210)과 외부 전극(400) 사이의 간격은 B보다 짧아도 되며, 50㎛ 이하, 예를 들어 10㎛∼50㎛로 형성될 수 있다.

유전층(300)은 적층체(100)의 시트의 비유전율보다 높은 비유전율을 갖도록 형성될 수 있다. 예를 들어, 유전층(300)은 적층체(100)의 시트의 비유전율보다 5배 내지 300배 높은 비유전율을 가질 수 있다. 예를 들어, 유전층(300)은 200 내지 3000의 비유전율을 가질 수 있다. 이러한 유전층(300)은 인쇄 방법으로 형성되거나, 적어도 하나의 시트의 소정 영역이 제거된 후 유전층(300)이 블록 형상으로 매립되어 형성될 수 있다. 유전층(300)은 적층체(100)보다 비유전율이 높은 물질을 페이스트 형태로 제조한 후 인쇄 방법으로 형성할 수 있다. 예를 들어, 유전층(300)은 MLCC 등의 유전체 재료 분말, BaTiO₃, BaCO₃, TiO₂, Nd₂O₃, Bi₂O₃, Zn0, Al₂O₃ 중의 하나 이상을 포함하는 물질로 형성될 수 있다. 또한, 유전층(300)을 블록으로 삽입되는 경우 적층체(100) 내에 소정 크기의 개구를 형성하고, 그 개구에 대응하는 크기의 블록을 형성하여 개구 내에 삽입할 수 있다. 이때, 블록은 소정의 두께를 시트를 절단하여 형성할 수 있다. 한편, 유전층(300)은 1㎛ 이상의 두께로 형성될 수 있는데, 예를 들어 적층체(100) 두께의 0.5% 내지 50%의 두께로 형성될 수 있다. 유전층(300)이 적층체(100)를 이루는 일 시트의 두께와 같거나 그보다 두껍게 형성되는 경우 적어도 일 시트에 소정 크기의 개구를 형성한 후 개구 내에 유전체 페이스트를 인쇄하여 유전층(300)을 형성할 수도 있다. 즉, 시트의 표면 상에 유전층(300)을 인쇄하여 형성할 수도 있고, 적어도 하나의 시트에 개구를 형성한 후 유전층(300)을 인쇄하여 형성할 수도 있다. 또한, 유전층(300)은 적층체(100)의 수평 방향으로 적층체(100) 면적의 25% 내지 85%의 면적으로 형성될 수 있다. 이때, 유전층(300)은 비유전율이 높은 물질을 이용하여 형성할 경우 두께를 두껍게 형성하거나 면적을 작게 형성하여 캐패시턴스를 증가시킬 수 있고, 비유전율이 낮은 물질을 이용하여 형성할 경우 두께를 얇게 형성하거나 면적을 크게 형성하여 캐패시턴스를 증가시킬 수 있다. 유전층(300)이 상기 최대 수치 이상의 두께 또는 최소 수치 미만의 면적으로 형성되는 경우 감전 방지 소자의 캐패시턴스 증가 효과가 미약할 수 있고, 최소 수치 이하의 두께로 형성되는 경우 감전 방지 소자의 캐패시터부(2000)의 두께가 너무 얇아져 쇼트 전압의 차단 효과가 저하될 수 있고, 면적의 최대 수치를 초과하여 형성되는 경우 크랙 또는 딜라미네이션 등의 공정 불량이 발생될 수 있다.

외부 전극(410, 4200; 400)는 적층체(100)의 서로 대향되는 두 측면에 마련되어 복수의 내부 전극(200)과 선택적으로 연결된다. 이러한 외부 전극(400)은 적어도 하나의 층으로 형성될 수 있다. 외부 전극(400)은 Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(400)은 구리층, Ni 도금층 및 Sn 도금층이 적층 형성될 수도 있다. 또한, 외부 전극(400)은 예를 들어 0.5%∼20%의 Bi₂O₃ 또는 SiO₂를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 적층체(100)의 두면에 도포될 수 있다. 이렇게 외부 전극(400)에 글래스 프릿이 포함됨으로써 외부 전극(400)과 적층체(100)의 밀착력을 향상시킬 수 있고, 내부 전극(200)과 외부 전극(400)의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(400)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(400)이 형성될 수 있다. 예를 들어, 외부 전극(400)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 한편, 외부 전극(400)은 2㎛∼100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛∼10㎛의 두께로 형성되고, Sn 도금층은 2㎛∼10㎛의 두께로 형성될 수 있다.

한편, 본 발명의 감전 방지 소자는 일 방향, 즉 X 방향으로의 길이(L)가 0.3㎜∼1.1㎜이고, 이와 직교하는 타 방향, 즉 Y 방향으로의 너비(W)가 0.15㎜∼0.55㎜이며, 즉 Z 방향으로의 두께가 0.15㎜∼0.55㎜일 수 있다. 예를 들어, 감전 방지 소자는 길이, 너비 및 두께가 각각 0.9㎜∼1.1㎜, 0.45㎜∼0.55㎜ 및 0.45㎜∼0.55㎜일 수 있고, 0.55㎜∼0.65㎜, 0.25㎜∼0.35㎜ 및 0.25㎜∼0.35㎜일 수 있으며, 0.35㎜∼0.45㎜, 0.15㎜∼0.25㎜ 및 0.15㎜∼0.25㎜일 수 있다. 즉, 감전 방지 소자는 길이:너비:두께의 비율이 2∼3:1∼2:1∼2로 구성될 수 있다. 바람직하게는 길이×너비×두께가 1.0㎜×0.5㎜×0.5㎜, 0.6㎜×0.3㎜×0.3㎜ 및 0.4㎜×0.2㎜×0.2㎜일 수 있다. 즉, 감전 방지 소자는 길이:너비:두께의 비율이 2:1:1로 구성될 수 있다. 이러한 소자의 디멘젼(dimension)은 전형적인 SMT용 소자 규격을 따른다. 또한, 본 발명의 감전 방지 소자는 2∼150㎊의 캐패시턴스를 가질 수 있다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 감전 방지 소자는 바리스터 재료로 형성된 적층체(100) 내에 적층체(100)보다 비유전율이 높은 유전층(300)이 형성된다. 따라서, 감전 방지 소자의 높은 항복 전압(breakdown voltage)을 구현하는 동시에 전체 캐패시턴스가 증가될 수 있다. 이때, 감전 방지 소자의 정격 전압은 예를 들어 100V 내지 240V일 수 있고, 항복 전압은 예를 들어 320V 이상일 수 있다. 또한, 감전 전압은 회로의 동작 전압과 같거나 높을 수 있으며, 외부의 정전기 등에 의해 발생되는 ESD 전압은 항복 전압보다 높을 수 있다. 따라서, 본 발명의 감전 방지 소자는 정격 전압 및 감전 전압에서는 제 1 및 제 2 외부 전극(410, 420) 사이에서 전류가 흐르지 못하고, 항복 전압보다 높은 ESD 전압에서는 ESD 보호부(1000)를 통해 전류가 흘러 바이패스된다. 따라서, 외부로부터 메탈 케이스를 통해 내부 회로로 인가되는 ESD 전압은 감전 방지 소자를 통해 바이패스되고, 내부 회로로부터 메탈 케이스로 인가되는 감전 전압은 감전 방지 소자를 통해 차단된다. 이때, 캐패시터부(2000)를 통해서는 RF 신호가 흐르게 된다. 또한, 본 발명의 일 실시 예에 따른 감전 방지 소자는 캐패시터부(2000)의 내부 전극(220, 230)과 유전층(300) 사이의 거리보다 ESD 보호부(1000)의 두께가 더 작다. 즉, 감전 전압에 따른 쇼트 전류는 거리가 감전 방지 소자 내의 도전층의 짧은 부분을 통해 흐르게 되는데, ESD 보호부(1000)의 두께가 캐패시터부(2000)의 내부 전극(220, 230)과 유전층(300) 사이의 거리보다 짧기 때문에 쇼트 전류가 ESD 보호부(1000)로 흐르게 된다. 결국, 본 발명은 캐패시턴스를 저하시키지 않으면서 높은 항복 전압을 구현할 수 있고, 캐패시턴스를 증가시키더라도 ESD 전압이 ESD 보호부(1000)를 통해 바이패스되도록 하여 정상적인 감전 방지 소자로서 기능할 수 있다. 즉, 불량 충전기에 의한 내부 회로에서 메탈 케이스로의 감전 전압이 유입될 때 누설 전류가 흐르지 않도록 절연 저항 상태를 유지할 수 있고, ESD 보호부(1000)는 감전 전압보다 높은 ESD 전압을 바이패스시켜 소자의 파손없이 높은 절연 저항 상태를 유지할 수 있다. 따라서, 메탈 케이스를 구비하는 전자기기 내에 마련되어 불량 충전기에서 발생된 감전 전압이 전자기기의 메탈 케이스를 통해 사용자에게 전달되는 것을 지속적으로 방지할 수 있고, ESD 전압에 의해서도 절연 파괴되지 않을 수 있다.

한편, 본 발명의 감전 방지 소자는 다양한 실시 예로 변형 가능하며, 이하에서는 본 발명의 다양한 실시 예에 대해 설명한다. 하기 설명에서 이전 설명과 중복되는 내용은 생략하기로 한다.

도 4는 본 발명의 제 2 실시 예에 따른 감전 방지 소자의 단면도이다.

도 4를 참조하면, 본 발명의 제 2 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내에 마련된 복수의 내부 전극(210, 220, 230; 200)과, 적층체(100) 내부에 마련되며 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층(300)과, 적층체(100)의 외부에 마련되어 내부 전극(200)과 연결되는 외부 전극(410, 420; 400)을 포함할 수 있다. 여기서, 유전층(300)은 제 1 및 제 2 외부 전극(410, 420)의 길이 방향으로 전체적으로 형성될 수 있다. 즉, 유전층(300)은 일 단부가 제 1 외부 전극(410)과 연결되고 타 단부가 제 2 외부 전극(420)과 연결될 수 있다. 또한, 유전층(300)은 적층체(100)를 이루는 시트와 동일 크기로 형성될 수 있다. 즉, 유전층(300)은 X 방향으로 적층체(100)와 동일 길이로 형성될 수 있고, Y 방향으로 적층체(100)와 동일 너비 또는 다른 너비로 형성될 수 있다. 이때, 유전층(300)은 적어도 일부가 제 2 및 제 3 내부 전극(220, 230)과 중첩되지 않을 수 있다. 즉, 제 2 내부 전극(220)에 의해 유전층(300)의 하측이 적층체(100)의 일 영역과 접촉되고, 제 3 내부 전극(230)에 의해 유전층(300)의 상측이 적층체(100)의 타 영역과 접촉될 수 있다. 이러한 제 2 실시 예에 따른 감전 방지 소자는 제 1 외부 전극(410)과 이격된 제 2 내부 전극(220)의 말단으로부터 유전층(300)의 표면을 따라 제 1 외부 전극(410)까지의 거리(A1) 및 제 2 외부 전극(420)과 이격된 제 3 내부 전극(230)의 말단으로부터 유전층(300)의 표면을 따라 제 2 외부 전극(420)까지의 거리(A2)가 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)보다 길다. 또한, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)가 제 1 내부 전극(210)의 말단과 제 2 외부 전극(420) 사이의 거리(C)보다 짧다. 물론, 적층체(100)의 외부 표면이 절연 물질로 코팅되는 경우 제 1 내부 전극(210)과 외부 전극(400) 사이의 간격(C)은 B보다 짧아도 되며, 50㎛ 이하, 예를 들어 10㎛∼50㎛로 형성될 수 있다.

도 5는 본 발명의 제 3 실시 예에 따른 감전 방지 소자의 단면도이다.

도 5를 참조하면, 본 발명의 제 3 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100)의 내부 및 표면에 형성된 복수의 내부 전극(210, 220, 230, 240; 200)과, 적층체(100)의 상측에 마련되며 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층(300)과, 적층체(100)의 외부에 마련되어 내부 전극(200)과 연결되는 외부 전극(410, 420; 400)을 포함할 수 있다. 즉, 본 발명의 제 3 실시 예에 따른 감전 방지 소자는 캐패시터부(2000)가 Z 방향, 즉 두께 방향으로 적층체(100)의 일 표면, 예를 들어 상측 표면에 형성될 수 있다. 또한, 내부 전극(200)은 제 1 내지 제 4 내부 전극(210, 220, 230, 240)을 포함할 수 있는데, 제 1 및 제 2 내부 전극(210, 220) 사이에 ESD 보호부(1000)가 마련되고, 제 3 및 제 4 내부 전극(230, 240) 사이에 캐패시터부(2000)가 마련될 수 있다.

내부 전극(210, 220, 230, 240)는 적층체(100) 내에 마련되며 일부가 적층체(100) 표면에 형성될 수 있다. 즉, 제 1 및 제 2 내부 전극(210, 220)이 적층체(100) 내부에 수직 방향으로 소정 간격 이격되어 형성되고, 제 2 내부 전극(220)과 이격되어 그 상부에 제 3 내부 전극(230)이 형성되며, 제 3 내부 전극(230)과 이격되어 그 상부에 제 4 내부 전극(240)이 형성될 수 있다. 이때, 제 4 내부 전극(240)는 적층체(100)의 상부 표면에 형성될 수 있다. 물론, 제 4 내부 전극(240) 상에 커버층(미도시)이 더 형성되어 제 4 내부 전극(240)이 외부로 노출되지 않을 수도 있다. 제 1 내부 전극(210)은 일측이 제 1 외부 전극(410)과 연결되고 타측이 제 2 외부 전극(420)과 이격되며, 제 2 내부 전극(220)은 일측이 제 2 외부 전극(410)과 연결되고 타측이 제 1 외부 전극(420)과 이격되며, 제 3 내부 전극(230)은 일측이 제 2 외부 전극(420)과 연결되고 타측이 제 1 외부 전극(410)과 이격되고, 제 4 내부 전극(240)는 일측이 제 1 외부 전극(410)과 연결되고 타측이 제 2 외부 전극(420)과 이격될 수 있다. 여기서, 제 1 및 제 2 내부 전극(210, 220) 사이에 ESD 보호부(1000)가 형성될 수 있고, 제 3 및 제 4 내부 전극(230, 240) 사이에 캐패시터부(2000)가 형성될 수 있다. 또한, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)는 제 4 내부 전극(240)의 일단으로부터 유전층(300)을 통해 제 3 내부 전극(230)까지의 거리(A1) 및 제 3 내부 전극(230)으로부터 유전층(300)을 통해 제 4 내부 전극(240)까지의 거리(A2)보다 짧을 수 있다. 그리고, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)가 제 1 내부 전극(210)과 제 2 외부 전극(420)의 이격 거리(C1) 및 제 2 내부 전극(220)과 제 1 외부 전극(410)의 이격 거리(C2)보다 짧을 수 있다. 즉, A1, A2, C1 및 C2가 B보다 길게 형성된다. 따라서, 외부로부터 인가되는 쇼트 전류는 제 1 및 제 2 내부 전극(210, 220) 사이의 ESD 보호부(2000)로 흐를 수 있다. 이때, 적층체(100)의 외부 표면이 절연 물질로 코팅되는 경우 C1 및 C2는 B보다 짧아도 되며, 예를 들어 10㎛∼50㎛로 형성될 수 있다.

한편, 본 발명의 제 3 실시 예의 경우에도 제 2 실시 예와 마찬가지로 유전층(300)이 제 1 및 제 2 외부 전극(410, 420)과 연결되도록 길이 방향으로 전체적으로 형성될 수 있다. 이때, 유전층(300)의 면적은 적층체(100)의 표면 면적보다 작을 수 있다.

도 6은 본 발명의 제 4 실시 예에 따른 감전 방지 소자의 단면도이다.

도 6을 참조하면, 본 발명의 제 4 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내부에 수평 방향(즉, X 방향)으로 소정 간격 이격되어 마련된 제 1 내부 전극(210a, 210b)과, 제 1 내부 전극(210a, 210b)과 수직 방향(즉, Z 방향)으로 이격되어 마련된 제 2 내부 전극(220)과, 제 2 내부 전극(220)과 수직 방향으로 이격되어 마련된 제 3 내부 전극(230)과, 제 3 내부 전극(230)과 수직 방향으로 이격되어 마련된 제 4 내부 전극(240)를 포함한다. 또한, 제 3 및 제 4 내부 전극(230, 240) 사이에 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층(300)이 형성되어 캐패시터부(2000)가 형성되고, 제 1 내부 전극(210a, 210b)과 제 2 내부 전극(220) 사이에 ESD 보호부(1000)가 형성된다. 이때, 제 4 내부 전극(240) 및 유전층(300)의 일부는 적층체(100)의 표면에 형성될 수 있다. 물론, 제 4 내부 전극(240) 상에 커버층이 더 형성될 수 있고, 그에 따라 제 4 내부 전극(240)이 노출되지 않을 수도 있다.

서로 이격된 제 1 내부 전극(210a, 220b)는 각각 제 1 및 제 2 외부 전극(410, 420)과 연결되고, 적층체(100) 내부의 중앙부에서 소정 간격 이격되어 형성될 수 있다. 이때, 제 1 내부 전극(210a, 220b) 사이의 이격 거리(D)는 제 2 내부 전극(220)의 길이에 따라 조절될 수 있는데, 제 1 내부 전극(210a, 220b)의 이격 거리(D)는 제 2 내부 전극(220)의 길이에 따라 제 1 내부 전극(210a, 210b) 각각의 길이보다 길거나 짧을 수 있다. 이러한 본 발명의 제 4 실시 예에 따른 감전 방지 소자는 수평 방향으로 이격된 제 1 내부 전극(210a, 210b) 각각과 제 2 내부 전극(220) 사이의 거리(B1, B2)의 합(B1+B2)이 제 1 내부 전극(210a, 210b)의 이격 거리(D)보다 짧고, 제 4 내부 전극(240)의 말단으로부터 유전층(300)을 통해 제 3 내부 전극(230)까지의 거리(A1) 및 제 3 내부 전극(230)의 말단으로부터 유전층(300)을 통해 제 4 내부 전극(240)까지의 거리(A2)보다 짧을 수 있다. 즉, B1+B2는 D, A1 및 A2보다 작을 수 있다. 또한, 수평 방향으로 이격된 제 1 내부 전극(210a, 210b) 각각과 제 2 내부 전극(220) 사이의 수직 거리(B1, B2)의 합(B1+B2)은 제 1 내부 전극(210a)과 제 2 내부 전극(220) 사이의 거리(B1)와 유전층(300)의 말단부에 대응되는 제 3 내부 전극(230)과 제 2 내부 전극(220) 사이의 거리(F)의 합(B1+F) 및 제 1 내부 전극(210b)과 제 2 내부 전극(220) 사이의 거리(B2)와 유전층(300)의 말단부에 대응되는 제 3 내부 전극(230)과 제 2 내부 전극(220) 사이의 거리(E)의 합(B2+E)보다 작다. 즉, B1+B2는 B1+F 및 B2+E보다 작다. 또한, A1 및 A2는 길이가 같을 수 있고, A1 및 A2보다 E 및 F의 길이가 더 짧을 수 있다. 따라서, ESD 전압 등의 감전 전압은 제 1 내부 전극(210a)과 제 2 내부 전극(220) 사이를 통해 흐르게 된다.

도 7은 본 발명의 제 5 실시 예에 따른 감전 방지 소자의 단면도이다.

도 7을 참조하면, 본 발명의 제 5 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내부에서 수평 방향으로 소정 간격 이격되어 마련된 제 1 내부 전극(210a, 210b)과, 제 1 내부 전극(210a, 210b)과 수직 방향으로 이격되어 마련된 제 2 내부 전극(220)과, 제 2 내부 전극(220)과 수직 방향으로 이격되어 마련된 제 3 내부 전극(230)과, 제 3 내부 전극(230)과 수직 방향으로 이격되어 마련된 제 4 내부 전극(240)과, 제 3 및 제 4 내부 전극(230, 240) 사이에 형성되어 길이 방향(즉, X 방향)으로 전체적으로 형성된 유전층(300)을 포함할 수 있다.

본 발명의 제 5 실시 예에 따른 감전 방지 소자는 수평 방향으로 이격된 제 1 내부 전극(210a, 210b) 각각과 제 2 내부 전극(220) 사이의 거리(B1, B2)의 합(B1+B2)이 제 1 내부 전극(210a, 210b)의 이격 거리(D)보다 짧고, 제 4 내부 전극(240)의 말단으로부터 유전층(300)을 통해 제 3 내부 전극(230) 까지의 거리(A1) 및 제 3 내부 전극(230)의 말단으로부터 유전층(300)을 통해 제 4 내부 전극(240) 까지의 거리(A2)보다 짧을 수 있다. 즉, B1+B2는 D, A1 및 A2보다 작을 수 있다. 또한, 수평 방향으로 이격된 제 1 내부 전극(210a, 210b) 각각과 제 2 내부 전극(220) 사이의 수직 거리(B1, B2)의 합(B1+B2)은 제 1 내부 전극(210a)과 제 2 내부 전극(220) 사이의 거리(B1)와 제 3 내부 전극(230)과 제 2 내부 전극(220) 사이의 수직 거리(G)의 합(B1+G) 및 제 1 내부 전극(210b)과 제 2 내부 전극(220) 사이의 거리(B2)와 제 4 내부 전극(240)의 제 1 외부 전극(410)과의 접촉 영역과 제 2 내부 전극(220) 사이의 최단 거리(H)의 합(B2+H)보다 작다. 즉, B1+B2는 B1+G 및 B2+H보다 작다.

도 8은 본 발명의 제 6 실시 예에 따른 감전 방지 소자의 단면도이다.

도 8을 참조하면, 본 발명의 제 6 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내에 마련된 복수의 내부 전극(210, 220; 200)과, 적층체(100) 내부에 마련되며 제 1 비유전율보다 높은 제 2 비유전율을 갖는 유전층(300)과, 적층체(100)의 외부에 마련되어 내부 전극(200)과 연결되는 외부 전극(410, 420; 400)과, 내부 전극(210, 220)과 유전층(300) 사이에 마련된 도전층(510, 520; 500)을 포함할 수 있다.

유전층(300)의 제 1 및 제 2 외부 전극(410, 420) 사이의 길이 방향으로 형성될 수 있고, 소정의 두께로 형성될 수 있다. 이때, 유전층(300)은 길이가 두께보다 크게 형성되거나, 두께가 길이보다 크게 형성될 수 있다. 또한, 유전층(300)의 상부 및 하부에 형성된 제 1 및 제 2 도전층(510, 520)은 유전층(200)의 길이보다 짧은 길이로 형성될 수 있다. 이때, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)는 제 1 도전층(510)으로부터 유전층(300)의 표면을 따라 제 2 도전층(520)까지의 거리(I)보다 짧을 수 있다. 즉, 도전층(500)와 유전층(300) 사이의 거리(I)가 내부 전극들(210, 220) 사이의 거리(B)보다 길어지도록 유전층(300)의 길이 및 두께가 조절될 수 있다. 또한, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)는 제 1 내부 전극(210)과 제 2 외부 전극(420) 사이의 거리(C1) 및 제 2 내부 전극(220)과 제 1 외부 전극(410) 사이의 거리(C2)보다 짧을 수 있다.

도 9는 본 발명의 제 7 실시 예에 따른 감전 방지 소자의 단면도이다.

도 9를 참조하면, 본 발명의 제 7 실시 예에 따른 감전 방지 소자는 제 1 비유전율을 갖는 적층체(100)와, 적층체(100) 내에 마련된 복수의 내부 전극(210, 220; 200)과, 적층체(100) 내부에 마련되며 제 1 비유전율보다 높은 제 2 비유전율을 갖고 수평 방향으로 소정 간격 이격된 유전층(310, 320; 300)과, 적층체(100)의 외부에 마련되어 내부 전극(200)과 연결되는 외부 전극(410, 420; 400)과, 내부 전극(210, 220)과 유전층(300) 사이에 마련된 도전층(510, 520, 530, 540; 500)을 포함할 수 있다.

유전층(310, 320; 300)은 제 1 및 제 2 외부 전극(410, 420) 사이의 길이 방향으로 형성될 수 있고, 소정의 두께로 형성될 수 있다. 이때, 유전층(300)은 길이가 두께보다 크게 형성될 수 있다. 또한, 유전층(300)의 상부 및 하부에 형성된 도전층(510, 520, 530, 540)은 유전층(300)의 길이보다 짧은 길이로 형성될 수 있다. 이때, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)는 도전층(510. 530)으로부터 유전층(310, 320) 각각의 표면을 따라 도전층(520, 540)까지의 거리(I1, I2)보다 짧을 수 있다. 또한, 제 1 및 제 2 내부 전극(210, 220) 사이의 거리(B)는 제 1 내부 전극(210)과 제 2 외부 전극(420) 사이의 거리(C1) 및 제 2 내부 전극(220)과 제 1 외부 전극(410) 사이의 거리(C2)보다 짧을 수 있다.

본 발명은 상기에서 서술된 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

100 : 적층체 200 : 내부 전극
300 : 유전층 400 : 외부 전극
500 : 도전층 1000 : ESD 보호부
2000 : 캐패시터부

Claims

복수의 시트가 적층된 적층체;
상기 적층체 내에 형성된 복수의 내부 전극;
상기 적층체 내의 적어도 두 내부 전극 사이에 마련된 유전층;
상기 적층체의 서로 대향되는 두 측면에 형성되며, 상기 내부 전극과 연결되는 외부 전극을 포함하며,
상기 유전층과 이에 접촉되는 두 내부 전극이 캐패시터부를 이루고, 상기 캐패시터부의 내부 전극과 이로부터 이격된 내부 전극 사이가 ESD 보호부를 이루며,
상기 유전층은 상기 적층체의 길이 및 폭보다 작게 마련되고, 상기 유전층과 접촉되는 내부 전극의 폭은 상기 유전층의 폭보다 좁으며,
상기 유전층의 비유전율이 상기 시트의 비유전율보다 높은 적층형 소자.
청구항 1에 있어서, 상기 유전층의 비유전율은 상기 적층체의 비유전율보다 2배 내지 300배 높은 적층형 소자.
청구항 2에 있어서, 상기 적층체의 비유전율이 20 내지 600이고, 상기 유전층의 비유전율은 100 내지 3000인 적층형 소자.
청구항 1에 있어서, 상기 적층체는 바리스터 재료로 형성된 적층형 소자.
청구항 1에 있어서, 상기 유전층은 선택된 시트에 인쇄하여 형성되거나, 블록으로 형성되는 적층형 소자.
청구항 1에 있어서, 상기 적층체의 선택된 시트에 개구가 형성되고 상기 유전층이 상기 개구 내에 형성된 적층형 소자.
삭제
청구항 1에 있어서, 상기 ESD 보호부는 감전 전압보다 높고 ESD 전압보다 낮은 항복 전압을 갖는 적층형 소자.
청구항 1에 있어서, 상기 복수의 내부 전극은 상기 적층체의 두께 방향으로 소정 간격 이격되어 형성되며, 상기 내부 전극 각각은 일 영역이 제 1 및 제 2 외부 전극과 교대로 연결되고 타 영역이 이격되어 형성된 적층형 소자.
청구항 9에 있어서, 서로 이격된 제 1, 제 2 및 제 3 내부 전극을 포함하고, 상기 제 2 및 제 3 내부 전극 사이에 상기 유전층이 일부 노출되도록 형성되며,
상기 제 1 및 제 2 내부 전극 사이의 거리가 상기 유전층의 표면을 따르는 상기 제 2 및 제 3 내부 전극 사이의 거리보다 짧고, 제 1 및 제 2 내부 전극 사이의 거리가 상기 제 1 내부 전극과 이격된 외부 전극 사이의 거리보다 짧은 적층형 소자.
청구항 9에 있어서, 서로 이격된 제 1 내지 제 4 내부 전극을 포함하고, 상기 제 3 및 제 4 내부 전극 사이에 상기 유전층이 형성되며, 상기 제 1 및 제 2 내부 전극 사이에 ESD 보호부가 형성되며,
상기 제 1 및 제 2 내부 전극 사이의 거리가 상기 유전층의 표면을 따르는 상기 제 3 및 제 4 내부 전극 사이의 거리보다 짧고, 제 1 및 제 2 내부 전극 사이의 거리가 상기 제 1 및 제 2 내부 전극과 이격된 외부 전극 사이의 거리보다 짧은 적층형 소자.
청구항 9에 있어서, 서로 이격된 제 1 내지 제 4 내부 전극을 포함하고, 상기 제 1 내부 전극은 일단이 제 1 및 제 2 외부 전극과 각각 연결되고 타단이 서로 이격된 제 1a 및 제 1b 내부 전극을 포함하며, 상기 제 3 및 제 4 내부 전극 사이에 상기 유전층이 형성되고, 상기 제 1 및 제 2 내부 전극 사이에 ESD 보호부가 형성되며,
상기 제 1a 및 제 1b 내부 전극 각각과 상기 제 2 내부 전극 사이의 거리의 합이 상기 제 1a 및 제 1b 내부 전극 사이의 거리보다 짧고, 상기 제 2 내부 전극과 상기 제 3 및 제 4 내부 전극 사이의 거리보다 짧은 적층형 소자.
청구항 9에 있어서, 상기 적어도 둘 이상의 내부 전극 사이에 적어도 하나의 유전층이 형성되고, 상기 내부 전극과 상기 유전층 사이에 적어도 하나의 도전층이 형성된 적층형 소자.
청구항 13에 있어서, 상기 유전층의 표면을 따라 상기 도전층까지의 거리가 상기 내부 전극 사이의 거리보다 긴 적층형 소자.
청구항 1에 있어서, 상기 외부 전극은 적어도 일부가 글래스와 금속 분말이 혼합되어 형성된 적층형 소자.
청구항 1에 있어서, 상기 내부 전극은 1㎛ 내지 10㎛의 두께로 형성되고, 상기 외부 전극은 2㎛ 내지 100㎛의 두께로 형성되는 적층형 소자.
청구항 1에 있어서, 상기 외부 전극은 Ni 도금층 및 Sn 도금층을 더 포함하고, 상기 Ni 도금층은 1㎛ 내지 10㎛의 두께로 형성되고, 상기 Sn 도금층은 2㎛ 내지 10㎛의 두께로 형성되는 적층형 소자.
복수의 시트가 적층된 적층체;
상기 적층체 내에 형성된 복수의 내부 전극;
적어도 두 내부 전극 사이에 형성된 유전층을 포함하는 캐패시터부; 및
상기 캐패시터부의 내부 전극과 이로부터 이격된 적어도 하나의 내부 전극 사이에 마련된 ESD 보호부를 포함하며,
상기 유전층은 상기 적층체의 길이 및 폭보다 작게 마련되며, 상기 유전층과 접촉되는 내부 전극의 폭은 상기 유전층의 폭보다 좁고,
상기 유전층의 비유전율은 상기 시트의 비유전율보다 높고,
상기 ESD 보호부는 감전 전압보다 높고 ESD 전압보다 낮은 항복 전압을 가지며,
전자기기의 내부 회로와 금속 케이스 사이에 마련되어 상기 감전 전압을 차단하고, 상기 ESD 전압을 바이패스시키는 적층형 소자.