KR20160072605A - 회로 보호 소자 - Google Patents

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KR20160072605A
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김동기
박규환
류재수
유준서
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주식회사 아모텍
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations

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Abstract

회로 보호 소자가 제공된다. 본 발명의 예시적인 실시예에 따른 회로 보호 소자는 서로 대향하는 한 쌍의 전극 사이에 배치되어 정전기를 방호하고 과전압을 방지하는 ESD 보호부; 및 상기 ESD 보호부의 상부측 또는 하부측 중 적어도 일측에 한 층 이상 적층되어 정전용량을 제공하는 캐패시터부;를 포함하도록 복수 개의 시트가 적층되는 회로보호소자에 있어서, 상기 복수 개의 시트 중 적어도 하나는 제1세라믹재료로 이루어지고, 나머지는 제2세라믹재료로 이루어지며, 상기 제1세라믹재료 및 제2세라믹재료는 이종의 세라믹재료일 수 있다.

Description

회로 보호 소자{Circuit protection device}
본 발명은 회로 보호 소자에 관한 것으로, 더욱 상세하게는 이종의 세라믹재료로 소체를 구성함으로써 특성변화를 자유롭게 구현할 수 있는 회로 보호 소자에 관한 것이다.
메탈케이스를 사용하는 휴대폰이나 포터블 기기는 불량 충전기를 사용하는 경우 누설전류가 메탈케이스로 전도되어 신체와의 접촉시 사용자가 누설전류에 의해 찌릿찌릿한 느낌을 받게 된다.
이러한 누설전류로부터 사용자를 보호하기 위한 보호용 소자가 휴대폰 또는 포터블 기기의 내부에 내장되는 기술이 제안되고 있다.
이와 같은 회로보호소자는 복수 개의 시트가 적층되는 소체로 이루어지며, 상기 소체는 하나의 세라믹 재료로 이루어진다.
이중 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic: LTCC)으로 소체를 구성하는 경우, 상기 소체가 1000℃ 이하의 저온에서 소성되기 때문에 전기적인 특성이 우수하고, 초소형화가 가능하면서도 복합적인 기능을 발휘할 수 있는 특징이 있다.
그러나, 이와 같은 저온 동시 소성 세라믹(LTCC)의 경우 전기적 특성이 우수한 반면, 화학적 내성이 좋지 못하여 특히 식각 등의 공정 시에는 녹아 버리는 문제점이 있다.
한편, 고온 동시 소성 세라믹(High Temperature Co-fired Ceramic: HTCC)으로 소체를 구성하는 경우, 상기 소체는 1500℃ 이상의 고온에서 소성되기 때문에 강도가 좋고 내화학적 특성이 우수하여 식각 등의 공정에도 내구성이 좋은 반면, 다층화 및 정밀한 패턴 구현이 어렵고 전기적 특성이 약한 문제점이 있다.
본 발명은 이종의 세라믹재료로 소체를 구성함으로써 특성변화를 자유롭게 구현할 수 있는 회로 보호 소자를 제공하는 데 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은, 서로 대향하는 한 쌍의 전극 사이에 배치되어 정전기를 방호하고 과전압을 방지하는 ESD 보호부; 및 상기 ESD 보호부의 상부측 또는 하부측 중 적어도 일측에 한 층 이상 적층되어 정전용량을 제공하는 캐패시터부;를 포함하도록 복수 개의 시트가 적층되는 회로보호소자에 있어서, 상기 복수 개의 시트 중 적어도 하나는 제1세라믹재료로 이루어지고, 나머지는 제2세라믹재료로 이루어지며, 상기 제1세라믹재료 및 제2세라믹재료는 이종의 세라믹재료인 것을 특징으로 하는 회로보호소자를 제공한다.
또한, 상기 세라믹재료는 금속계 산화 화합물로 이루어질 수 있다.
또한, 상기 금속계 산화 화합물은 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함할 수 있다.
또한, 상기 세라믹재료는 저온동시소성세라믹(LTCC) 또는 고온동시세라믹(HTCC)으로 이루어질 수 있다.
또한, 상기 세라믹재료는 페라이트로 이루어질 수 있다.
또한, 상기 ESD보호부는 상기 제1세라믹재료로 이루어지고, 상기 캐패시터부는 제2세라믹재료로 이루어질 수 있다.
또한, 상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고, 상기 중간시트는 상기 캐패시터부와 동일한 세라믹재료로 이루어질 수 있다.
또한, 상기 캐패시터부를 구성하는 복수 개의 시트 중 일부는 제1세라믹재료로 이루어지고, 상기 캐패시터부를 구성하는 복수 개의 시트 중 나머지 시트 및 상기 ESD보호부를 구성하는 시트는 제2세라믹재료로 이루어질 수 있다.
또한, 상기 캐패시터부는 상기 제1세라믹재료로 이루어지고, 상기 ESD보호부는 제2세라믹재료로 이루어질 수 있다.
또한, 상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고, 상기 중간시트는 상기 ESD보호부와 동일한 세라믹재료로 이루어질 수 있다.
또한, 상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고, 상기 중간시트는 제1세라믹재료로 이루어지고, 상기 ESD보호부 및 캐패시터부는 제2세라믹재료로 이루어질 수 있다.
또한, 상기 제1세라믹재료는 상기 ESD보호부를 기준으로 대칭적으로 배치될 수 있다.
또한, 상기 ESD 보호부는 일면에 제1전극이 구비되고, 타면에 상기 제1전극과 적어도 일부가 겹쳐지도록 제2전극이 배치되는 방호시트; 및 상부에 배치되는 제1전극과 하부에 배치되는 제2전극이 서로 마주하는 대향면 상에 배치되는 방전물질;을 포함할 수 있다.
또한, 상기 방전물질층은 금속입자를 포함하는 비전도성 물질로 이루어질 수 있다.
또한, 상기 방전물질층은 반도체 물질로 이루어질 수 있다.
또한, 상기 방호시트를 관통하도록 형성되는 적어도 하나의 통과홀을 포함하고, 상기 방전물질은 상기 통과홀의 내벽에 높이방향을 따라 일정 두께로 도포될 수 있다.
또한, 상기 방전물질은 상기 통과홀의 내벽을 따라 도포되는 제1부분과 상기 제1부분의 상단으로부터 상기 방호시트의 일면을 따라 연장되는 제2부분 및 상기 제1부분의 하단으로부터 상기 방호시트의 일면을 따라 연장되는 제3부분을 포함하고, 상기 제2부분은 상기 제1전극과 접촉되고, 상기 제3부분은 상기 제2전극과 접촉될 수 있다.
또한, 상기 캐패시터부는 상기 ESD 보호부의 상부에 적층되는 제1캐패시터부와 상기 ESD 보호부의 하부에 적층되는 제2캐패시터부를 포함하고, 상기 제1캐패시터부 및 제2캐패시터부는 상기 ESD보호부를 중심으로 대칭적으로 적층될 수 있다.
본 발명의 일 실시예에 따른 회로 보호 소자는 이종의 세라믹재료로 소체를 구성함으로써 특성변화를 자유롭게 구현할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 회로 보호 소자를 나타낸 전체사시도이다.
도 2는 도 1에서 복수 개의 시트의 적층관계를 나타낸 분리사시도이다.
도 3은 도 1의 종단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 회로 보호 소자에서 제1세라믹재료 및 제2세라믹재료의 다양한 배치관계를 나타낸 도면이다.
도 5a 내지 도 5b는 본 발명의 일 실시예에 따른 회로 보호 소자에서 ESD 보호부를 나타낸 종단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
본 발명의 일 실시예에 따른 회로 보호 소자(100)는 도 1 내지 도 3에 도시된 바와 같이 복수 개의 시트(112,121,122,123,124,125,126,127,128,129,130)가 적층된 소체로 이루어져, 평상시에는 RF 신호를 통과시키고 정전기 및 과전압의 인가시에는 전자부품의 회로를 보호할 수 있도록 하기 위한 것으로, ESD 보호부(110) 및 캐패시터부(120a,120b)를 포함한다.
여기서, 상기 전자부품은 일례로서 휴대폰에 사용되는 전자부품일 수 있다.
상기 소체(100)는 복수 개의 시트(112,121,122,123,124,125,126,127,128,129,130)가 순차적으로 적층된 형태로 이루어진다.
즉, 상기 시트(112,121,122,123,124,125,126,127,128,129,130)는 유전율을 갖는 절연체로 이루어질 수 있으며, 바람직하게는 세라믹 재료로 이루어질 수 있다.
일례로, 상기 세라믹 재료는 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물로 이루어지거나, 페라이트로 이루어질 수 있으며, 저온동시소성세라믹(LTCC), 고온동시소성세라믹(HTCC) 등이 사용될 수 있다. 더불어, 상기 세라믹 재료는 ZnO 계열의 바리스터 재료, 또는 Pr 및 Bi 계 재료 등이 사용될 수도 있으며, 금속계 산화 화합물로 언급한 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3는 일례로서 이해되어야 할 것이며 언급하지 않은 다른 종류의 금속계 산화 화합물 역시 사용될 수 있음을 밝혀둔다.
즉, 상기 소체(100)는 ESD 보호부(110) 및 캐패시터부(120a,120b)를 구성할 수 있도록 일면에 전극(122a,123a,124a,125a,127a,128a,129a,130a)이 구비된 복수 개의 시트(121,122,123,124,125,126,127,128,129,130)가 순차적으로 적층되고, 각각의 일면에 구비된 복수 개의 전극(111a,111b,122a,123a,124a,125a,127a,128a,129a,130a)들이 서로 대향되도록 배치된 후 소성 또는 경화 공정을 통해 일체로 형성된다.
이때, 상기 소체(100)를 구성하는 복수 개의 시트(112,121,122,123,124,125,126,127,128,129,130)는 이종의 세라믹재료로 이루어질 수 있다.
이에 따라, 상기 캐패시터부(120a,120b)를 구성하는 시트(121,122,123,124,125,126,127,128,129,130)를 고유전율을 갖는 재료로 사용할 수 있어 원활한 정전용량의 특성을 구현할 수 있고, ESD에 대한 내성을 강화하거나 캐패시터의 용량을 세분화하는 등 요구하는 특성에 맞게 특성변화를 자유롭게 구현할 수 있다.
구체적으로 설명하면, 상기 소체(100)를 구성하는 복수 개의 시트 중 적어도 하나의 시트는 제1세라믹재료(A)를 사용하고, 나머지 시트는 제2세라믹재료(B)를 사용할 수 있다.
이때, 상기 제1세라믹재료 및 제2세라믹재료는 이종의 세라믹재료일 수 있다. 여기서, '이종'의 의미는 화학식이 서로 상이하거나 화학식이 서로 동일하더라도 물성이 서로 상의함을 의미한다.
즉, 상기 제1세라믹재료 및 제2세라믹재료는 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물로 이루어지거나, 페라이트로 이루어질 수 있으며, 저온동시소성세라믹(LTCC), 고온동시소성세라믹(HTCC) 등이 사용될 수 있다.
더불어, 상기 제1세라믹재료는 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물로 이루어지고, 상기 제2세라믹재료는 페라이트로 이루어질 수도 있으며, 상기 제1세라믹재료는 저온동시소성세라믹(LTCC)으로 이루어지고 상기 제2세라믹재료는 고온동시소성세라믹(HTCC)으로 이루어질 수도 있다.
또한, 제1세라믹재료 및 제2세라믹재료는 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물 중 각각 택일된 하나로 이루어질 수 있으며, 페라이트 중 각각 선택된 하나로 이루어질 수도 있다.
즉, 상기 제1세라믹재료 및 제2세라믹재료는 금속계 산화 화합물, 페라이트, 저온동시소성세라믹(LTCC) 및 고온동시소성세라믹(HTCC) 중에서 상호 조합된 다양한 형태로 이루어질 수도 있으며, 이종의 세라믹 재료는 소성 또는 경화를 통해 상호 접합된다.
한편, 본 발명의 일실시예에 따른 회로보호소자(1)에서 이종의 세라믹재료로 이루어지는 소체(100)는 이종의 제1세라믹재료 및 제2세라믹재료가 상기 ESD보호부(110)를 기준으로 다양한 방식으로 배치될 수 있다.
일실시예로, 도 4a에 도시된 바와 같이 상기 ESD 보호부(110)는 후술할 방호시트(112)가 제1세라믹재료(A)로 이루어지고, 상기 방호시트(112)를 제외한 캐패시터부(120a,120b)는 제2세라믹재료(B)로 이루어질 수 있다.
이하에서, 설명의 편의상 상기 제1세라믹 재료가 이종의 재료인 것으로 정의하기로 한다.
도 4a 내지 도 4g에 제1세라믹 재료와 제2세라믹 재료의 다양한 배치관계가 도시되어 있다. 도면에서 빗금친 부분(A)은 시트가 제1세라믹 재료로 이루어진 것을 의미하며 빗금치지 않은 부분(B)은 시트가 제2세라믹 재료로 이루어진 것을 의미한다. 즉, 4a 내지 도 4g에서 도면부호 A 및 B는 시트의 재료를 지칭함을 밝혀둔다.
구체적으로 설명하면, 상기 ESD 보호부(110) 및 캐패시터부(120a,120b)의 사이에는 도 4b에 도시된 바와 같이 적어도 하나의 중간시트(141,142)가 배치될 수 있으며 상기 중간시트(141,142)는 상기 캐패시터부(120a,120b)와 동일한 제2세라믹재료(B)로 이루어질 수 있다.
여기서, 상기 중간시트(141,142)는 별도의 시트로 구비될 수도 있지만, 상기 캐패시터부(120a,120b)의 최하층 또는 최상층에 배치되는 시트의 두께가 다른 시트보다 상대적으로 더 큰 두께를 갖도록 구비되는 형태일 수도 있다.
또한, 도 4c에 도시된 바와 같이 상기 캐패시터부(120a,120b)는 이종의 세라믹 재료인 제1세라믹재료(A)로 이루어지고, 상기 방호시트(112)가 제2세라믹재료(B)로 이루어질 수 있다.
이때, 상기 ESD 보호부(110) 및 캐패시터부(120a,120b)의 사이에는 도 4d에 도시된 바와 같이 적어도 하나의 중간시트(141,142)가 배치될 수 있으며 상기 중간시트(141,142)는 상기 방호시트(112)와 동일한 제2세라믹재료(B)로 이루어질 수 있다.
여기서, 상기 중간시트(141,142)는 별도의 시트로 구비될 수도 있지만, 상기 캐패시터부(120a,120b)의 최하층 또는 최상층에 배치되는 시트의 두께가 다른 시트보다 상대적으로 더 큰 두께를 갖도록 구비되는 형태일 수도 있다.
또한, 도 4e 및 도 4f에 도시된 바와 같이 상기 캐패시터부(120a,120b)를 구성하는 복수 개의 시트 중 일부 시트는 이종의 재료인 제1세라믹 재료(A)로 이루어지고, 상기 캐패시터부(120a,120b)를 구성하는 복수 개의 시트 중 나머지 시트와 방호시트(112)는 제2세라믹재료(B)로 이루어질 수도 있다.
더불어, 도 4g에 도시된 바와 같이 상기 ESD 보호부(110) 및 캐패시터부(120a,120b)는 제2세라믹 재료(B)로 이루어지고, 상기 ESD 보호부(110) 및 캐패시터부(120a,120b)의 사이에는 이종의 재료인 제1세라믹 재료(A)로 이루어진 적어도 하나의 중간시트(141,142)가 배치될 수도 있다.
이와 같이 본 발명의 일실시예에 따른 회로보호소자(1)는 제1세라믹재료(A)와 제2세라믹재료(B)를 각각 선택하고 이종의 세라믹 재료인 제1세라믹 재료(A)를 적절한 위치에 배치함으로써 고유전율의 재료로 캐패시터부(120a,120b)를 구성하여 원활한 특성을 구현할 수 있을 뿐만 아니라, 요구되는 특성에 맞게 특성변화를 자유롭게 구현할 수 있게 된다.
일례로, 도 4g에 도시된 바와 같이 고압적용시 상기 ESD 보호부(110)와 캐패시터부(120a,120b) 사이에 이종의 세라믹 재료인 제1세라믹 재료가 배치되는 경우 캐패시터부(120a,120b)에서의 과전압의 점프를 방지하여 ESD 보호부(110) 내부의 쇼트를 방지할 수 있다.
그리고, 도 4c 내지 도 4f에 도시된 바와 같이 이종의 세라믹 재료인 제1세라믹 재료가 캐패시터부(120a,120b)에 배치되는 경우 캐패시터부(120a,120b)를 구성하는 시트를 고유전율 재료로 사용함으로써 정전용량을 형성하는데 있어서 좀 더 원활한 특성 구현이 가능하게 된다.
더불어, 도 4a 및 도 4b에 도시된 바와 같이 이종의 세라믹 재료인 제1세라믹 재료가 ESD 보호부(110)의 방호시트(112)로 사용되는 경우 ESD 방호성능보다 정전용량의 특성에 중점을 둔 application에 적용할 수 있게 된다.
한편, 도 4c 내지 도 4g에 도시된 바와 같이 상기 소체(100)를 구성하는 방호시트(112)는 제2세라믹 재료로 이루어지고, 나머지 부분 중 일부 또는 전부가 이종의 세라믹 재료인 제1세라믹 재료로 구성되는 경우 상기 제1세라믹 재료는 상기 방호시트(112)를 기준으로 상,하 방향으로 대칭적으로 배치될 수 있다.
이는, 이종재료인 제1세라믹 재료와 제2세라믹 재료의 접합에 따른 각 재료들의 매칭성을 고려하여, 균일한 수축률 및 구조적인 안정성을 도모할 수 있기 때문이다. 이러한 구조적인 안정성을 통해 회로보호소자의 신뢰성을 개선할 수 있게 된다.
한편, 도면에는 이종의 재료인 제1세라믹 재료가 상기 방호시트(112)를 기준으로 대칭적으로 구비되는 것으로 도시하고 설명하였지만 이에 한정하는 것은 아니며 상기 방호시트(112)를 기준으로 비대칭적으로 배치될 수도 있음을 밝혀둔다.
더불어, 이종의 재료인 제1세라믹 재료가 상기 캐패시터부(120a,120b)에 부분적으로 사용되는 경우 바리스터 원료 등과 같은 내성을 위주로 하는 제품 및 용량의 세분화를 도모할 수 있게 된다.
여기서, 이종의 재료인 상기 제1세라믹 재료는 요구되는 특성 및 용량에 따라 상기 소체의 전체 두께 대비 적절한 두께로 사용될 수 있음을 밝혀둔다.
상기 ESD 보호부(110)는 정전기를 방호하고 과전압으로부터 회로 보호 소자 및 주변 회로들을 보호하기 위한 것이다.
이러한 ESD 보호부(110)는 방호시트(112)의 상,하부에 한 쌍의 전극(111a,111b)이 적어도 일부가 서로 중첩되도록 배치되고 상기 한 쌍의 전극(111a,111b) 사이에 방전물질(115)이 배치된다.
여기서, 상기 한 쌍의 전극(111a,111b)은 상기 방호시트(112)의 상,하부면에 직접 구비될 수도 있지만, 상기 방호시트(112)의 상,하부에 적층되는 시트에 구비될 수도 있음을 밝혀둔다.
일 실시예로, 도 5a에 도시된 바와 같이, 상기 한 쌍의 전극(111a,111b)은 일부가 서로 중첩되도록 배치되며, 제1전극(111a)과 제2전극(111b)의 중첩되는 간극 사이에 내부가 채워진 방전물질(115)이 배치된다.
구체적으로, 제1전극(111a)과 제2전극(111b)은 상하로 상기 방호시트(112)를 통해 상,하로 일정간격 이격되고 제1전극(111a)과 제2전극(111b)의 일부가 서로 간극을 가지고 중첩되게 배치된 형상이며, 상기 제1전극(111a) 및 제2전극(111b)이 서로 중첩된 영역에 방전물질(115)이 배치된다.
다른 실시예로, 도 5b에 도시된 바와 같이 상기 한 쌍의 전극(111a,111b)은 일부가 서로 중첩되도록 배치되며, 제1전극(111a)과 제2전극(111b)이 서로 중첩되는 부분에 상기 방호시트(112)를 관통하도록 적어도 하나의 통과홀(114)이 형성되며, 상기 통과홀(114)의 내벽에 방전물질(115)이 도포되도록 구비될 수 있다.
이에 따라, 상기 제1전극(111a) 및 제2전극(111b)은 서로 마주하도록 배치된 후 상기 방호시트(112)의 두께에 의해 서로 일정간격 이격배치되며, 상기 제1전극(111a) 및 제2전극(111b)은 일측이 상기 방전물질(115)과 각각 접촉된 상태로 배치된다.
여기서, 상기 통과홀(114)의 내벽에 도포되는 방전물질(115)은 상기 통과홀(114)의 중앙부에 높이방향을 따라 관통되는 에어홀(116)이 구비되도록 상기 통과홀(114)의 내벽에 도포됨으로써 상기 에어홀(116)에 공기가 충진될 수 있도록 한다. 이러한 에어홀(116)은 ESD가 빠져나가는 경로를 제공하게 된다.
즉, 상기 외부전극(131,132)에 ESD 등의 원하지 않는 과전압이 인가되면 상기 방전물질(115)을 통해 접지 단자로 전류를 흘려줌으로써 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이에 따라, 회로 보호 소자 및 주변 회로들을 ESD로부터 보호할 수 있게 된다.
이때, 상기 통과홀(114)의 내벽에 도포되는 상기 방전물질(115)은 상부단이 상기 제2전극(111b)과 접하고 하부단이 상기 제1전극(111a)과 각각 접하도록 구비된다.
즉, 상기 방전물질(115)은 상기 통과홀(114)의 내벽을 따라 도포되는 제1부분(115a)과 상기 제1부분(115a)의 상단으로부터 상기 방호시트(112)의 상부면을 따라 연장되는 제2부분(115b) 및 상기 제1부분(115a)의 하단으로부터 상기 방호시트(112)의 하부면을 따라 연장되는 제3부분(115c)을 포함할 수 있다.
이를 통해, 상기 방전물질(115)은 상기 통과홀(114)의 내벽뿐만 아니라 상기 통과홀(114)의 상부단과 하부단으로부터 상기 제2부분(115b) 및 제3부분(115c)이 각각 연장되도록 형성됨으로써 상기 제1전극(111a) 및 제2전극(111b)과의 접촉면적을 넓힐 수 있도록 한다.
이는, 과전압에 의하여 상기 방전물질(115)을 구성하는 성분의 일부가 기화되어 방전물질(115)의 일부가 손상되더라도 ESD에 대한 내성을 강화시켜 상기 방전물질(115)이 제 기능을 수행할 수 있도록 하기 위함이다.
한편, 도면에는 도시하지 않았지만 상기 방호시트(112)에는 통과홀(114)의 내벽에 상기 방전물질(115)이 도포 된 에어홀(116)이 복수 개로 구비되어 상기 에어홀(116)의 개수를 증가시켜 ESD가 빠져나갈 수 있는 경로를 증가시켜줌으로써 ESD에 대한 내성을 높일 수도 있다.
이때, 상기 방전물질(115)은 유전율이 낮고 전도도가 없으며, 과전압 인가시 쇼트(short)가 없어야 한다.
이를 위해, 상기 방전물질(115)은 적어도 한 종의 금속입자를 포함하는 비전도성물질로 이루어질 수 있으며, SiC 또는 실리콘 계열의 성분을 포함하는 반도체물질로 이루어질 수 있다.
한편, 상기 제1전극(111a) 및 제2전극(111b)은 회로 보호 소자의 내부에 배치되는 내부전극의 역할을 수행하며, 양단부에 구비되는 한 쌍의 외부전극(131,132)과 각각 전기적으로 연결된다.
즉, 상기 제1전극(111a)의 일단은 제1외부전극(131)과 연결되고, 상기 제2전극(111b)은 제2외부전극(132)과 각각 전기적으로 연결됨으로써 상기 제1전극(111a) 및 제2전극(111b)에 전압이 인가될 수 있도록 한다.
여기서, 상기 제1전극(111a) 및 제2전극(111b)은 Ag, Au, Pt, Pd, Ni, Cu 중 선택된 1종 이상의 성분을 포함할 수 있으며, 상기 한 쌍의 외부전극(131,132)은 Ag, Ni, Sn 성분 중 선택된 1종 이상의 성분을 포함할 수 있다.
상기 캐패시터부(120a,120b)는 정전용량을 제공하여 RF 수신감도를 높일 수 있도록 하기 위한 것이다.
이를 위해, 상기 캐패시터부(120a,120b)는 일면에 전극이 구비된 적어도 하나의 시트가 적층되어 구성되며, 상기 ESD 보호부(110)의 상부와 하부 중 적어도 일측에 적층되며, 상기 외부전극(131,132)에 대하여 상기 ESD 보호부(110)와 병렬로 연결된다.
이때, 상기 캐패시터부(120a,120b)는 일면에 전극이 구비된 하나의 시트로 구비되어 상기 ESD 보호부(110)에 적층될 수도 있지만, 복수 개의 시트가 적층되어 높은 커패시턴스를 제공할 수 있도록 함으로써 RF 신호를 원활하게 통과시킬 수 있도록 한다.
여기서, 상기 캐패시터부(120a,120b)를 구성하는 시트(121,122,123,124,125,126,127,128,129,130)의 개수는 정전용량에 맞게 적절한 개수로 구비될 수 있으며, 적층되는 시트의 개수가 많을수록 상기 외부전극(131,132)에 대하여 상기 ESD 보호부(110)와 각각 병렬로 연결됨으로써 전체적인 정전용량이 증가하게 된다.
이로 인해, 메탈 케이스가 안테나로 사용되는 휴대폰에 본 발명에 따른 회로 보호 소자(100)가 적용되는 경우 외부전극에 대하여 캐패시터부(120a,120b)가 상기 ESD 보호부(110)와 병렬로 연결됨으로써 ESD 보호부(110)를 통한 ESD에 대한 방호는 물론, 높은 정전용량을 갖는 캐패시터부(120a,120b)를 통해 상기 안테나의 RF 수신감도가 저하되는 것을 방지할 수 있게 된다.
이와 같은 캐패시터부(120a,120b)는 상기 방호시트(112)의 상부와 하부에 복수 개의 시트(121,122,123,124,125,126,127,128,129,130)가 각각 동일한 개수로 적층되어 이루어진 제1캐패시터부(120a,120b) 및 제2캐패시터부(120a,120b)가 각각 구비될 수 있다.
이때, 상기 방호시트(112)의 상부와 하부에 배치되는 각각의 시트의 일면에는 외부전극(131,132)과 연결된 전극이 각각 구비된다. 이에 따라, 상기 방호시트(112)을 기준으로 상부측과 하부측에는 동일한 정전용량을 갖는 제1캐패시터부(120a,120b) 및 제2캐패시터부(120a,120b)가 대칭적으로 배치된다.
한편, 상기 캐패시터부(120a,120b)는 상기 ESD 보호부(110)를 중심으로 다양한 방식으로 적층될 수 있다.
즉, 상기 캐패시터부(120a,120b)는 복수 개의 시트가 적층되어 구성되고 상기 방호시트(112)의 상부측에만 적층될 수 있고, 상기 방호시트(112)의 하부측에만 적층될 수도 있다.
즉, 복수 개의 캐패시터부가 구비되는 경우 상기 복수 개의 캐패시터부는 상기 ESD 보호부(110)를 기준으로 대칭적으로 구비될 수도 있고, 비대칭적으로 구비될 수도 있으며, 복수 개의 캐패시터부 사이에 복수 개의 ESD 보호부(110)가 배치될 수도 있음을 밝혀둔다.
즉, 상기 회로 보호 소자(100)를 구성하기 위한 캐패시터부(120a,120b) 및 ESD 보호부(110)의 개수는 제한되지 않으며 원하는 정전용량에 따라 다양한 개수로 구비될 수 있으며, ESD 보호부(110) 및 캐패시터부(120a,120b)의 적층관계 역시 다양하게 변경될 수 있음을 밝혀둔다.
본 발명의 일 실시예에 따른 회로 보호 소자는 이종의 세라믹재료로 소체를 구성함으로써 특성변화를 자유롭게 구현할 수 있는 장점이 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
1 : 회로보호소자
100 : 소체 110 : ESD 보호부
111a : 제1전극 111b : 제2전극
112 : 방호시트 114 : 통과홀
115 : 방전물질 115a : 제1부분
115b : 제2부분 115c : 제3부분
116 : 에어홀 120a,120b : 캐패시터부
121,122,123,124,125,126,127,128,129,130 : 시트
121a,122a,123a,124a,125a,126a,127a,128a : 전극
131 : 제1외부전극 132 : 제2외부전극
A : 제1세라믹재료 B : 제2세라믹재료
141,142 : 중간시트

Claims (18)

  1. 서로 대향하는 한 쌍의 전극 사이에 배치되어 정전기를 방호하고 과전압을 방지하는 ESD 보호부; 및
    상기 ESD 보호부의 상부측 또는 하부측 중 적어도 일측에 한 층 이상 적층되어 정전용량을 제공하는 캐패시터부;를 포함하도록 복수 개의 시트가 적층되는 회로보호소자에 있어서,
    상기 복수 개의 시트 중 적어도 하나는 제1세라믹재료로 이루어지고, 나머지는 제2세라믹재료로 이루어지며, 상기 제1세라믹재료 및 제2세라믹재료는 이종의 세라믹재료인 것을 특징으로 하는 회로보호소자.
  2. 제 1항에 있어서,
    상기 세라믹재료는 금속계 산화 화합물인 회로보호소자.
  3. 제 2항에 있어서,
    상기 금속계 산화 화합물은 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3 중 선택된 1종 이상을 포함하는 회로보호소자.
  4. 제 1항에 있어서,
    상기 세라믹재료는 저온동시소성세라믹(LTCC) 또는 고온동시세라믹(HTCC)인 회로보호소자.
  5. 제 1항에 있어서,
    상기 세라믹재료는 페라이트인 회로보호소자.
  6. 제 1항에 있어서,
    상기 ESD보호부는 상기 제1세라믹재료로 이루어지고, 상기 캐패시터부는 제2세라믹재료로 이루어지는 회로보호소자.
  7. 제 6항에 있어서,
    상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고,
    상기 중간시트는 상기 캐패시터부와 동일한 세라믹재료로 이루어지는 회로보호소자.
  8. 제 1항에 있어서,
    상기 캐패시터부를 구성하는 복수 개의 시트 중 일부는 제1세라믹재료로 이루어지고, 상기 캐패시터부를 구성하는 복수 개의 시트 중 나머지 시트 및 상기 ESD보호부를 구성하는 시트는 제2세라믹재료로 이루어지는 회로보호소자.
  9. 제 1항에 있어서,
    상기 캐패시터부는 상기 제1세라믹재료로 이루어지고, 상기 ESD보호부는 제2세라믹재료로 이루어지는 회로보호소자.
  10. 제 9항에 있어서,
    상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고,
    상기 중간시트는 상기 ESD보호부와 동일한 세라믹재료로 이루어지는 회로보호소자.
  11. 제 1항에 있어서,
    상기 ESD보호부 및 캐패시터부 사이에 배치되는 적어도 하나의 중간시트를 포함하고,
    상기 중간시트는 제1세라믹재료로 이루어지고, 상기 ESD보호부 및 캐패시터부는 제2세라믹재료로 이루어지는 회로보호소자.
  12. 제 8항 내지 제 11항 중 어느 한 항에 있어서,
    상기 제1세라믹재료는 상기 ESD보호부를 기준으로 대칭적으로 배치되는 회로보호소자.
  13. 제 1항에 있어서,
    상기 ESD 보호부는
    일면에 제1전극이 구비되고, 타면에 상기 제1전극과 적어도 일부가 겹쳐지도록 제2전극이 배치되는 방호시트; 및
    상부에 배치되는 제1전극과 하부에 배치되는 제2전극이 서로 마주하는 대향면 상에 배치되는 방전물질;을 포함하는 회로보호소자.
  14. 제 13항에 있어서,
    상기 방전물질층은 금속입자를 포함하는 비전도성 물질로 이루어지는 회로 보호 소자.
  15. 제 13항에 있어서,
    상기 방전물질층은 반도체 물질로 이루어지는 회로 보호 소자.
  16. 제 13항에 있어서,
    상기 방호시트를 관통하도록 형성되는 적어도 하나의 통과홀을 포함하고,
    상기 방전물질은 상기 통과홀의 내벽에 높이방향을 따라 일정 두께로 도포되는 회로 보호 소자.
  17. 제 16항에 있어서,
    상기 방전물질은 상기 통과홀의 내벽을 따라 도포되는 제1부분과 상기 제1부분의 상단으로부터 상기 방호시트의 일면을 따라 연장되는 제2부분 및 상기 제1부분의 하단으로부터 상기 방호시트의 일면을 따라 연장되는 제3부분을 포함하고,
    상기 제2부분은 상기 제1전극과 접촉되고, 상기 제3부분은 상기 제2전극과 접촉되는 회로 보호 소자.
  18. 제 1항에 있어서,
    상기 캐패시터부는 상기 ESD 보호부의 상부에 적층되는 제1캐패시터부와 상기 ESD 보호부의 하부에 적층되는 제2캐패시터부를 포함하고, 상기 제1캐패시터부 및 제2캐패시터부는 상기 ESD보호부를 중심으로 대칭적으로 적층되는 회로 보호 소자.
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