CN109478465B - 芯片构件及其制造方法 - Google Patents

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Abstract

提供一种芯片构件及其制造方法。所述芯片构件包括：叠层体；以及表面改质部件，设置于所述叠层体的至少一个区域上，且所述表面改质部件被配置成暴露出所述叠层体的表面的至少一部分。在根据示例性实施例的芯片构件中，将表面改质部件设置于叠层体上，且因此可控制外部电极的形状。亦即，表面改质部件设置于叠层体的表面上以使所述叠层体的所述表面改质，且因此可防止因镀覆而造成的外部电极的模糊现象及摊开现象，且因此可轻易控制外部电极的形状。另外，可提供表面改质部件以防止水分渗透至叠层体中，且因此可提高芯片构件的寿命及可靠性。

Description

芯片构件及其制造方法
技术领域
本发明涉及一种芯片构件及其制造方法，且更具体而言涉及一种能够控制外部电极的形状的芯片构件及其制造方法。
背景技术
近年来，随着例如智能电话等可携式电子装置的多功能化，各种频宽得到使用。亦即，在一个智能电话中采用使用例如无线区域网路(wireless LAN)、蓝牙(bluetooth)及全球定位系统(global positioning system，GPS)等不同频宽的多种功能。此外，随着电子装置的高度集成化，有限空间中的内部电路密度增大，且因此，在内部电路之间会不可避免地产生噪声干扰(noise interference)。
为抑制可携式电子装置中具有各种频率的噪声及也对内部电路之间的噪声加以约束，目前使用多个芯片构件。举例而言，目前使用用于分别消除具有彼此不同的频宽的噪声的芯片珠(chip bead)及共模滤波器(common mode filter)等。
此外，为保护电子装置免受例如静电放电(electro-static discharge，ESD)等自外部施加至所述电子装置的高电压影响，需要例如可变电阻器(varistor)及抑制器(suppressor)等静电放电(ESD)保护装置。另外，可将具有彼此不同的特性的至少二或更多个芯片构件叠层并制造成所述芯片构件，以减小由该些芯片构件所占的面积。举例而言，将噪声滤波器及静电放电(ESD)保护装置叠层于一个芯片中以达成所述芯片构件。
在此芯片构件中，外部电极设置于其中设置有预定结构的叠层体(laminate)外部，且与电子装置的内部电路之间的连接是经由所述外部电极而建立。此处，外部电极可通过镀覆制程(plating process)来提供。亦即，芯片构件可焊接及安装于电子装置的印刷电路板(printed circuit board，PCB)基板上，且外部电极是通过镀覆制程来提供以改善焊接特性。
然而，叠层体的表面具有非均匀有阻力状态(non-uniform resistive state)，且当在此状态下执行镀覆制程时镀覆层将出现非均匀生长。亦即，镀覆层将出现模糊现象(blurring phenomenon)，且因此外部电极被设置成非期望形状。
众所周知，为防止此镀覆模糊现象，将以玻璃等来涂布叠层体的表面。亦即，使用玻璃在叠层体的表面上设置涂布层。然而，由于表面涂布层是通过在设置叠层体之后在所述叠层体的表面上涂覆玻璃成分来制成，因此不会获得与叠层体的完全结合性质，且可能出现其中因涂布层的存在而使得叠层体内部的导体不连接至外部电极的局限性。
(现有技术文献)
韩国专利登记第10-0876206号
韩国专利公开案第2002-0045782号
发明内容
技术问题
本发明提供一种其中外部电极的形状得到轻易控制的芯片构件及其制造方法。
本发明提供一种其中通过使表面改质来轻易控制外部电极的形状的芯片构件及其制造方法。
技术解决方案
根据示例性实施例，一种芯片构件包括：叠层体；以及表面改质部件，设置于所述叠层体的至少一个区域上，其中所述表面改质部件被配置成暴露出表面的至少一部分。
所述叠层体可包括多个叠层片材，且在所述叠层体内可设置有与所述片材不同的异质材料层。
所述异质材料层可包括导电图案，所述导电图案具有预定形状并具有用于防止过电压的材料层。
所述表面改质部件可以占所述叠层体的表面积的5％至90％的表面积分布。
所述表面改质部件可包含晶体状态的氧化物与非晶体状态的氧化物中的至少一者。
所述氧化物可包括以下中的至少一者：Bi2O3、BO2、B2O3、ZnO、Co3O4、SiO2、Al2O3、MnO、H2BO3、Ca(CO3)2、Ca(NO3)2及CaCO3。
所述氧化物的至少一部分可嵌入所述叠层体的所述表面中。
所述氧化物可包括具有至少一或多种粒径的微粒，所述具有至少一或多种粒径的微粒在至少一个区中聚集或连接至彼此。
所述氧化物的所述微粒可具有0.1μm(微米)至10μm的平均粒径。
可还包括界定于所述叠层体的所述表面的至少一部分中的凹陷部。
可还包括设置于所述叠层体中的第二表面改质部件。
所述第二表面改质部件可设置于构成所述叠层体的至少一个片材上。
根据另一示例性实施例，一种芯片构件包括：叠层体，在所述叠层体中叠层有多个片材；以及异质材料层，设置于所述叠层体中且由与所述片材中的每一者的材料不同的材料制成；以及外部电极，设置于所述叠层体的至少一个表面上，其中所述叠层体具有至少一个表面包含二或更多种元素。
可包括表面改质部件，所述表面改质部件设置于所述叠层体的至少一个表面上以暴露出所述叠层体的表面的至少一部分。
所述表面改质部件可包含氧化物。
所述氧化物可具有等于所述叠层体的厚度的0.01％至10％的厚度。
根据又一示例性实施例，一种制造芯片构件的方法包括：制备多个芯片构件；以及在所述多个芯片构件的至少一个表面上形成表面改质部件，其中所述表面改质部件被形成为暴露出所述芯片构件的表面的至少一部分。
可将所述多个芯片构件及氧化物粉末馈送至容器中并旋转以形成所述表面改质部件。
可还与所述多个芯片构件及所述氧化物粉末一起馈送多种媒体。
所述多种媒体可由与所述芯片构件及所述氧化物粉末的材料不同的材料制成。
所述多种媒体的总体积可大于所述氧化物粉末的总体积且小于所述多个叠层体的总体积。
可还包括以下中的至少一个制程：在形成所述表面改质部件之前执行浸洗处理，以及在形成所述表面改质部件之后对所述芯片构件执行表面抛光。
有利功效
在根据示例性实施例的芯片构件中，将表面改质部件设置于叠层体上，且因此可控制外部电极的形状。亦即，表面改质部件设置于叠层体的表面上以使所述叠层体的所述表面改质，且因此可防止因镀覆而造成的外部电极的模糊现象及摊开现象，且因此可轻易控制外部电极的形状。
另外，可提供表面改质部件以防止水分渗透至叠层体中，且因此可提高芯片构件的寿命及可靠性。
附图说明
结合附图阅读以下说明，可更详细地理解示例性实施例，在附
图中：
图1是根据示例性实施例的芯片构件的立体图。
图2(a)至图2(e)是说明根据示例性实施例的芯片构件的表面的示意图。
图3至图5是根据示例性实施例的芯片构件的分解立体图。
图6是用于阐释根据示例性实施例的制造芯片构件的方法的制程流程图。
图7至图9是相依于氧化物的馈送量(feeding amount)的叠层体表面的图像。
图10(a)至图10(c)及图11(a)至图11(c)是说明与其中不使用媒体(medium)的情形有关且相依于媒体的大小的表面改质部件的形状以及叠层体表面的图像的示意图。
图12(a)至图12(e)及图13(a)至图13(e)是在湿抛光(wet-polishing)及干抛光(dry-polishing)之后叠层体表面的图像。
图14(a)至图14(b)及图15(a)至图15(b)是根据其中形成表面改质部件的示例性实施例及根据其中不形成表面改质部件的相关实施例的芯片构件的外部电极的照片。
具体实施方式
在下文中，将参照附图来详细阐述具体实施例。然而，本发明可实施为不同形式，而不应被视为仅限于本文所述的实施例。确切而言，提供该些实施例是为了使此揭示内容将透彻及完整，并将向本领域技术人员充分传达本发明的范围。在各图中，为清楚说明若干层及各种区中的每一者，放大了厚度，且在所有图中相同的参考编号指代相同的元件。
图1是根据示例性实施例的芯片构件的立体图，且图2是芯片构件的示意图。
参照图1及图2(a)至图2(e)，根据示例性实施例的芯片构件可包括其中叠层有多个片材的叠层体1000、设置于叠层体1000的至少一个表面上的表面改质部件2000及设置于叠层体1000的至少一个表面上的外部电极3000。
叠层体
叠层体1000可被设置成在一个方向(例如，X方向)及与所述一个方向垂直的另一方向(例如，Y方向)上分别具有预定长度及宽度且在垂直方向(例如，Z方向)上具有预定高度的近似六面体形状。亦即，当外部电极3000的形成方向是X方向(即，纵向方向)时，与X方向水平垂直的方向可为Y方向(即，宽度方向)，且垂直方向可为Z方向(即，厚度方向)。此处，举例而言，X方向上的长度可等于或大于Y方向上的宽度及Z方向上的高度，且Y方向上的宽度可等于或不同于Z方向上的高度。当宽度(Y方向)不同于高度(Z方向)时，所述宽度可大于或小于所述高度。举例而言，长度、宽度及高度的比率可为1～5:1:0.5～2。亦即，以宽度为基础，长度可为宽度的近似1倍至5倍，且高度可为宽度的0.5倍至2倍。然而，X方向、Y方向及Z方向上的大小仅为一个实例，且因此可依据连接至芯片构件的电子装置的内部结构、所述芯片构件的形状及所述芯片构件的功能而有各种变化。此叠层体1000可通过对具有预定大小的多个近似板形状的片材进行叠层来提供。亦即，片材可被设置成呈在X方向及Y方向上具有预定长度及宽度且在Z方向上具有预定厚度的近似四角形形状。该些片材叠层有多个以提供具有近似六面体形状的叠层体1000。构成叠层体1000的所述多个片材可由例如包括例如多层陶瓷电容器(Multi-layer Ceramic Capacitor，MLCC)、BaTiO3、BaCO3、TiO2、Nd2O3、Bi2O3、ZnO及Al2O3等介电材料粉末中的一或多者的材料制成。因此，片材可依据材料品质而具有相应介电常数(dielectric constant)，例如5～20000的介电常数、较佳地为7～5000的介电常数、且更佳地为200～3000的介电常数。此外，所述多个片材可由可变电阻器材料组成。举例而言，片材可通过将例如Bi2O3、Pr6O11、CoO及MnO等添加剂添加至ZnO粉末来提供。此外，所述多个片材可为非磁性片材或磁性片材。亦即，所述多个片材可为由上述材料制成的非磁性片材且具有预定介电常数，或者为还包含磁性材料的磁性片材。作为另一选择，所述多个片材中的至少一者可由磁性片材或非磁性片材制成以便适合于芯片构件的用途。另外，所述多个片材可由金属粉末与聚合物形成的混合物制成。如上所述，所述多个片材可依据芯片构件的用途而由各种材料制成。此外，所述多个片材中的所有者可具有相同的厚度，或者所述片材中的至少一者可具有较所述片材中的其他片材的厚度大或较所述厚度小的厚度。
作为另一选择，叠层体1000内部的所述多个片材中可设置有各种结构。亦即，叠层体1000内部可设置有各种形状的导电图案，且可设置静电放电(ESD)保护材料。亦即，叠层体1000内可设置有具有与构成叠层体1000的片材的成分不同的成分的至少一或多个不同的材料层。举例而言，叠层体1000内的所述多个片材中可分别设置有螺旋形线圈图案及其中填充有导电材料的孔，且因此可达成电感器或噪声滤波器。此外，叠层体1000中可达成例如可变电阻器及静电放电(ESD)保护零件等结构以防止高电压。此外，叠层体1000内部的所述多个片材中可设置有多个内部电极以分别地且交替地连接至外部电极3000，且因此电容器可由所述两个相邻内部电极及所述两个相邻内部电极之间的片材来提供。另外，叠层体1000内设置有其中至少一个表面上设置有线圈图案的基板，且由金属粉末及聚合物组成的片材可叠层于所述基板的上部部分上以提供功率电感器(power inductor)。电感器、噪声滤波器、电容器、功率电感器、可变电阻器及静电放电(ESD)保护零件中的一者可设置于叠层体1000中，或者电感器、噪声滤波器、电容器、功率电感器、可变电阻器及静电放电(ESD)保护零件中的至少二或更多者可彼此组合地设置于叠层体1000中。作为另一选择，叠层体1000可还包括分别设置于最下部层及最上部层中的下部覆盖层(图中未示出)及上部覆盖层(图中未示出)。亦即，最下部层的片材可充当下部覆盖层，且最上部层的片材可充当上部覆盖层。下部覆盖层及上部覆盖层可通过对多个磁性片材进行叠层来提供，且可具有相同的厚度。此处，由磁性片材组成的上部覆盖层及下部覆盖层的最外部部分(即，下表面及上表面)上可进一步设置有例如玻璃质片材(vitreous sheet)等非磁性片材。此外，下部覆盖层及上部覆盖层可具有较内部片材的厚度大的厚度。
表面改质部件
表面改质部件2000可设置于叠层体1000的至少一个表面上。表面改质部件2000可例如在提供外部电极3000之前通过分配氧化物而设置于叠层体1000的表面上。此处，所述氧化物可以晶体状态或非晶体状态分散于且分配于叠层体1000的表面上。当外部电极3000是通过镀覆制程来形成时，表面改质部件2000可在所述镀覆制程之前分配于叠层体1000的表面上。亦即，表面改质部件2000可在通过印刷制程(printing process)形成外部电极3000的一部分之前进行分配，或者可在所述印刷制程之后在镀覆制程之前进行分配。作为另一选择，当不执行印刷制程时，可在分配表面改质部件2000之后执行镀覆制程。此处，分配于表面上的表面改质部件2000的至少一部分可熔化。
此外，表面改质部件2000的至少一部分可如图2(a)中所示以相同的大小均匀地分布于叠层体1000的表面上，且表面改质部件2000的至少一部分可如图2(b)中所示以彼此不同的大小不规则地进行分配。此外，如图2(c)中所示，叠层体1000的表面的至少一部分上可界定有凹陷部。亦即，表面改质部件2000被设置成界定突出部，且上面不设置表面改质部件2000的区域的至少一部分可下凹以界定凹陷部。此处，表面改质部件2000的至少一部分可安置于较叠层体1000的表面的深度深的深度处。亦即，表面改质部件2000可嵌入预定厚度(即，叠层体1000的预定深度)，且表面改质部件2000的其余部分可具有较叠层体1000的表面的高度高的高度。此处，嵌入叠层体1000可具有等于氧化物微粒的平均直径的1/20至1的厚度。亦即，氧化物微粒的所有部分可下陷至叠层体1000中，且所述氧化物微粒的至少一部分可如图2(d)中所示下陷。作为另一选择，氧化物微粒可如图2(d)中所示仅设置于叠层体1000的表面上。因此，氧化物微粒可以半球形或球形设置于叠层体1000的表面上。此外，表面改质部件2000可如上所述部分地分配于叠层体1000的表面上且可以膜形状分配于所述表面的至少一部分上。亦即，如图2(a)至图2(d)中所示，氧化物微粒以岛(island)形状分配于叠层体1000的表面上以设置表面改质部件2000。亦即，具有晶体状态或非晶体状态的氧化物可彼此间隔开且以岛形状分配于叠层体1000的表面上，且因此叠层体1000的所述表面的至少一部分可被暴露出。此外，如图2(e)中所示，表面改质部件2000可通过连接至少二或更多种氧化物而以膜形状设置于至少一个区域上，且可以岛形状设置于所述至少一个区域的至少一部分上。亦即，至少二或更多个氧化物微粒聚集于一起，或者相邻的氧化物微粒连接至彼此，且因此可达成膜形状。然而，当氧化物以微粒状态存在时，或者甚至当所述二或更多个微粒聚集或连接于一起时，叠层体1000的所述表面的至少一部分可被表面改质部件2000暴露至外部。
此处，表面改质部件2000的总面积可为例如叠层体1000的所述表面的总面积的5％至90％。尽管可依据表面改质部件2000的面积来控制叠层体1000的表面上的镀覆模糊现象，然而当表面改质部件2000被过量设置时，叠层体1000内部的导电图案可能难以接触外部电极3000。亦即，当表面改质部件2000以占叠层体1000的表面积的小于5％的面积设置时，可能无法轻易控制镀覆模糊现象，且当以占大于90％的面积设置时，叠层体1000内部的导电图案可能无法接触外部电极3000。因此，表面改质部件2000较佳地以能控制镀覆模糊现象且使叠层体1000内部的导电图案接触外部电极3000的程度的面积设置。为此，表面改质部件2000可以占叠层体1000的表面积的10％至90％、较佳地占叠层体1000的表面积的30％至70％，更佳地占叠层体1000的表面积的40％至50％的面积设置。此处，叠层体1000的表面积可为叠层体1000的一个表面的表面积或者可为构成六面体的六个表面的表面积。作为另一选择，表面改质部件2000可具有等于或小于叠层体1000的厚度的10％的厚度。亦即，表面改质部件2000可具有等于叠层体1000的厚度的0.01％至10％的厚度。举例而言，表面改质部件2000可以0.1μm～50μm(微米)的大小存在，且因此，表面改质部件2000可自叠层体1000的表面具有0.1μm～50μm的厚度。亦即，除表面改质部件2000的嵌入部分以外，表面改质部件2000可自叠层体1000的表面具有0.1μm～50μm的厚度。因此，当包括嵌入叠层体1000内部的厚度时，表面改质部件2000可具有较0.1μm～50μm厚的厚度。当表面改质部件2000具有较叠层体1000的厚度的0.01％小的厚度时，可能无法轻易控制镀覆模糊现象，且当表面改质部件2000具有较叠层体1000的厚度的10％大的厚度时，叠层体1000内部的导电图案可能无法接触外部电极3000。亦即，表面改质部件2000可依据叠层体1000的材料性质(导电性、半导电性(semiconductivity)、绝缘、磁体(magnetic body)等)而具有各种厚度，且可依据氧化物粉末的粒径、分配量及是否欲聚集而具有各种厚度。
由于如上所述表面改质部件2000设置于叠层体1000的表面上，因此叠层体1000的所述表面上可存在其中成分彼此不同的至少两个区。亦即，自上面设置有表面改质部件2000的区域检测到的成分可不同于自上面不设置表面改质部件2000的区域检测到的成分。举例而言，依表面改质部件2000而定的成分(即，氧化物)可存在于上面设置有表面改质部件2000的区上，且依叠层体1000而定的成分(即，片材的成分)可存在于上面不设置表面改质部件2000的区上。叠层体1000的表面可如上所述通过在镀覆制程之前在叠层体1000的表面上分配表面改质部件2000而被赋予粗糙度(roughness)且被改质。因此，镀覆制程可均匀地执行，且因此，外部电极3000的形状可得到控制。亦即，叠层体1000的表面上的至少一个区的电阻可能不同于另一区的电阻，且当在其中电阻不均匀的状态中执行镀覆制程时，镀覆层将出现非均匀生长。针对此情形，可将微粒状态的氧化物或熔化状态的氧化物分散于叠层体1000的表面上以设置表面改质部件2000，藉此能够使叠层体1000的表面改质且控制镀覆层的生长。
此处，可使用例如Bi2O3、BO2、B2O3、ZnO、Co3O4、SiO2、Al2O3、MnO、H2BO3、Ca(CO3)2、Ca(NO3)2及CaCO3中的至少一或多者来作为用以使叠层体1000的表面电阻均匀化的所述微粒状态的氧化物或熔化状态的氧化物。作为另一选择，表面改质部件2000也可设置于叠层体1000内的至少一个片材上。亦即，片材上的具有各种形状的导电图案可通过镀覆制程来设置，且导电图案的形状可通过设置表面改质部件2000来控制。
外部电极
外部电极3000(3100及3200)设置于叠层体1000的两个相对侧表面上且选择性地连接至设置于叠层体1000内部的导电图案。亦即，外部电极3000可以如下方式设置：在所述方式中，在所述两个相对侧表面中的每一者上(例如，在第一侧表面及第二侧表面中的每一者上)设置一个外部电极，或者如图1中所示设置二或更多个外部电极。此外，与第一侧表面及第二侧表面垂直的第三侧表面及第四侧表面中的至少一者上可进一步设置有至少一个外部电极。外部电极3000可被设置成至少一个层。外部电极3000中的每一者可被设置成例如银(Ag)等金属层，且至少一个镀覆层可设置于所述金属层上。举例而言，外部电极3000可通过对铜层、镀镍(Ni)层，及镀锡(Sn)层或镀锡/银(Sn/Ag)层进行叠层来设置。此外，外部电极3000可例如通过对0.5％～20％的Bi2O3或以SiO2作为主要成分的多组分(multi-component)玻璃熔块(glass frit)与金属粉末进行混合来形成。此处，玻璃熔块与金属粉末的混合物可被制造成膏体形式且接着可涂覆至叠层体1000的两个表面。如上所述，由于外部电极3000中含有所述玻璃熔块，因此外部电极3000与叠层体1000之间的粘合力可得到提高，且叠层体1000内部的导电图案与外部电极3000之间的接触反应(contact response)可得到改善。此外，涂覆包含玻璃的导电膏体，且接着在所述导电膏体的上部部分上设置至少一个镀覆层以设置外部电极3000。亦即，设置包含玻璃的金属层及所述金属层的上部部分上的所述至少一个镀覆层，且因此可设置外部电极3000。举例而言，外部电极3000可以如下方式设置：在所述方式中，设置玻璃熔块以及包含银(Ag)及铜(Cu)中的至少一者的层，且接着通过电解镀覆(electrolytic plating)或无电镀覆(electroless plating)来顺次地设置镀镍(Ni)层及镀锡(Sn)层。此处，镀锡(Sn)层可具有等于或大于镀镍(Ni)层的厚度的厚度。作为另一选择，外部电极3000可设置有至少一个镀覆层。亦即，可在不涂覆膏体的条件下利用一个镀覆制程来设置至少一个镀覆层，以藉此提供外部电极3000。此外，外部电极3000可具有2μm～100μm的厚度，其中镀镍(Ni)层具有1μm～10μm的厚度，且镀锡(Sn)或锡/银(Sn/Ag)层具有2μm至10μm的厚度。
叠层体内部的结构实例
此处，在图3至图5中说明根据示例性实施例的叠层体1000的结构。图3至图5是根据示例性实施例的叠层体1000的分解立体图及包括螺旋形线圈图案的噪声滤波器的分解立体图。如上所述，叠层体1000内部将达成例如电容器、可变电阻器、电感器及功率电感器等各种芯片构件，且以下示例性实施例阐释共模噪声滤波器(common mode noise filter)的实例。
参照图3，叠层体1000可以如下方式设置：在所述方式中，将多个片材110至150进行叠层，且在至少一个所选择片材120至150上分别设置至少一个线圈图案(第一线圈图案310至第四线圈图案340)。此外，当线圈图案(第一线圈图案310至第四线圈图案340)设置有多个时，至少两个线圈图案(第一线圈图案310至第四线圈图案340)可经由其中填充有导电材料的孔351、352、361、362垂直连接至彼此。举例而言，第一线圈图案310可经由其中填充有导电材料的孔351、352连接至第三线圈图案330，且第二线圈图案320可经由其中填充有导电材料的孔361、362连接至第四线圈图案340。另外，设置自相应线圈图案(第一线圈图案310至第四线圈图案340)引出至外部的引出电极(lead-out electrode)410至440且因此引出电极410至440可连接至外部电极。此外，最上部的片材110的上部部分及最下部的片材150的下部部分上可分别设置有上部覆盖层1100及下部覆盖层1200。上部覆盖层及下部覆盖层1100、1200中的每一者可具有较片材110至150中的每一者的厚度大的厚度。
如图4中所示，叠层体1000内部可进一步设置有静电放电(ESD)保护零件。亦即，共模噪声滤波器与静电放电(ESD)保护零件进行叠层以达成复合装置。叠层体1000可包括：多个片材110至180；线圈图案(第一线圈图案310至第四线圈图案340)，分别设置于至少一或多个所选择片材120至150上；孔351、352、361、362，被界定成填充有导电材料以使线圈图案(第一线圈图案310至第四线圈图案340)分别进行连接；引出电极410至440，自线圈图案(第一线圈图案310至第四线圈图案340)引出且连接至外部电极；多个第一放电电极511、512、513、514，设置于所选择片材170上；静电放电(ESD)保护层531、532、533、534，填充于在第一放电电极511至514两端形成的孔内；以及第二放电电极520，设置于所选择片材180上且连接至静电放电(ESD)保护层531至534。此处，第一放电电极511至514与所述多个引出电极410至440一起连接至外部电极，且第二放电电极520连接至单独的外部电极。此外，为自静电放电(ESD)保护零件划分共模噪声滤波器，可在所述静电放电(ESD)保护零件与所述共模噪声滤波器之间设置片材160。
如图5中所示，叠层体1000内可进一步设置有至少一个电容器电极610。亦即，所述两个线圈图案(第二线圈图案320、第三线圈图案330)之间设置有片材190，电容器电极610可设置于片材190上，且可设置自电容器电极610引出至外部的引出电极620。此外，片材190中可界定有其中填充有导电材料的孔353、363且因此可将上部线圈图案连接至下部线圈图案。电容器电极610与线圈图案(第二线圈图案320、第三线圈图案330)中的每一者之间可设置有具有预定电容的电容器，线圈图案(第二线圈图案320、第三线圈图案330)设置于电容器电极610上方及电容器电极610下方，片材130、190中的每一者位于线圈图案(第二线圈图案320、第三线圈图案330)之间。
如上所述，在根据示例性实施例的芯片构件中，外部电极3000的形状可通过在叠层体1000的表面上设置表面改质部件2000来控制。亦即，表面改质部件2000设置于叠层体1000的表面上以使叠层体1000的所述表面改质，且因此可防止因镀覆而造成的外部电极3000的模糊现象及摊开现象(spreading phenomenon)，且因此可轻易控制外部电极3000的形状。此外，根据示例性实施例，具有与叠层体1000的成分不同的成分的表面改质部件2000设置于叠层体1000的表面上，且因此可防止水分渗透至叠层体1000中，且因此芯片构件的寿命及可靠性可提高。防水性质可通过在将芯片构件维持在高温及高湿环境中达预定时间之后量测泄漏电流来辨识。
制造芯片构件的方法
将参照图6来阐述根据示例性实施例的制造芯片构件的方法。图6是用于阐释根据示例性实施例的制造芯片构件的方法的制程流程图。
首先，制备具有预定厚度的近似四角形形状的片材S110。此处，多个片材可具有较芯片构件的大小大的大小。亦即，在所述多个片材上形成多个导电图案等且接着可将所述多个导电图案等切割成芯片构件的大小。此外，所述多个片材可为具有预定介电常数的非磁性片材或者磁性片材。亦即，所述多个片材中的至少一者可为非磁性片材或磁性片材。作为另一选择，所述多个片材可由具有预定击穿电压的可变电阻器材料制成。
接着，在至少一个片材上形成具有预定形状的导电图案等S120。此处，可在导电图案上形成多个绝缘图案。可将导电图案形成为具有预定面积的四角形或自中心区至外部具有螺旋形状。此外，可通过使用例如银(Ag)、铂(Pt)、镍(Ni)、锡(Sn)及铜(Cu)等导电材料的网版印刷方法(screen printing method)或镀覆方法来形成导电图案。此处，可在通过镀覆方法形成导电图案之前在片材的至少一个表面上形成表面改质部件2000。亦即，可通过在片材的表面上形成表面改质部件2000来使所述片材的所述表面改质以控制镀覆形状。此外，可在至少一个片材上形成静电放电(ESD)保护部件，以屏蔽例如静电放电(ESD)等高电压。可在于垂直方向或水平方向上彼此间隔开的两个导电图案之间形成静电放电(ESD)保护部件。举例而言，可将静电放电(ESD)保护部件形成为使得穿透片材的孔隙(pore)被填充，或者可将所述静电放电(ESD)保护部件形成于所述片材上以在彼此间隔开的两个导电图案之间部分地交叠所述两个导电图案。此外，静电放电(ESD)保护部件可为制备于所述两个导电图案之间的孔隙。亦即，不于在垂直方向或水平方向上彼此间隔开的所述两个导电图案之间形成单独的材料，且可在所述两个导电图案之间维持孔隙且因此可使用所述孔隙作为静电放电(ESD)保护部件。
接着，以如下方式形成叠层体1000：在所述方式中，对上面形成有导电图案和/或静电放电(ESD)保护部件的多个片材进行叠层、切割及塑化S130。因此，可形成其中形成有多个螺旋形线圈的电感器或共模噪声滤波器，或者可形成其中所述两个导电图案与所述两个导电图案之间的片材构成电容的电容器。此外，可形成静电放电(ESD)保护零件。通过对如上所述的所述多个片材形成叠层体1000来形成用于各种用途的芯片构件：可依据导电图案像何种形状、静电放电(ESD)保护零件是否存在及片材使用何种材料等。
接着，在叠层体1000的表面上形成表面改质部件2000(S140)。可通过将氧化物分配于叠层体1000的表面上来形成表面改质部件2000。举例而言，可使用Bi2O3、BO2、B2O3、ZnO、Co3O4、SiO2、Al2O3、MnO、H2BO3、Ca(CO3)2、Ca(NO3)2、CaCO3中的至少一者。此外，为在叠层体1000的表面上形成表面改质部件2000，将氧化物及叠层体1000馈送至其中设置有预定空间的容器中，且接着在水平方向上和/或垂直方向上旋转所述容器，藉此能够将氧化物分配于叠层体1000的表面上。亦即，可执行碾磨制程(milling process)。此处，容器可具有近似圆柱形形状。此外，执行至少一次此制程以形成表面改质部件2000。叠层体1000的表面上的表面改质部件2000的分配量、大小及厚度等可依据氧化物的馈送量、叠层体1000的馈送量、制程时间等而变化。亦即，随着氧化物的馈送量及制程时间的增加，表面改质部件2000的分配量(即，表面积、大小及厚度)可增加，且随着叠层体1000的馈送量的增加，表面改质部件2000的分配量(即，表面积、大小及厚度)可增加。举例而言，可通过供应20000～60000个叠层体及馈送2g～15g(克)的氧化物来在叠层体1000的表面上分配具有0μm～10μm的厚度的氧化物，且可每一个叠层体1000以50μg～200μg(微克)的量来涂覆所述氧化物。此处，转速可为例如50～100rpm(转/分)，且容器的体积可为500～1000cc(立方厘米)。此外，加工时间可为30分钟至2小时。在示例性实施例中，当具有9.92mm2(平方毫米)的表面积的60000个叠层体1000被馈送至具有4g(克)氧化物的预定容器中且接着旋转预定时间时，氧化物被形成至0μm～4μm的厚度，且所述氧化物是以每一表面积近似6.7μg/mm2(微克/平方毫米)来形成且是以每一芯片近似67μg的量进行分配。图7中说明此情形中的表面的图像。此外，当具有9.92mm2的表面积的60000个叠层体1000被馈送至具有8g氧化物的预定容器中且接着旋转预定时间时，氧化物被形成至1μm～6μm的厚度，且所述氧化物是以每一表面积近似13.4μg/mm2来形成且是以每一芯片近似133μg的量进行分配。图8中说明此情形中的表面的图像。另外，当具有9.92mm2的表面积的60000个叠层体1000被馈送至具有11g氧化物的预定容器中且接着旋转预定时间时，氧化物被形成至2μm～10μm的厚度，且所述氧化物是以每一表面积近似18.5μg/mm2来形成且是以每一芯片近似183μg的量进行分配。图9中说明此情形中的表面的图像。
作为另一选择，可在形成表面改质部件2000之前执行针对叠层体1000的表面的浸洗制程(pickling process)。浸洗制程是用于使叠层体1000的表面改质的预先进行的步骤(pre-step)，其中可通过使用弱酸对叠层体1000进行处理来在叠层体1000的表面上形成均匀的孔隙。在叠层体1000的表面上形成孔隙，且因此表面改质部件2000可进一步方便形成叠层体1000。此外，当形成表面改质部件2000时可进一步与氧化物一起填送多种媒体，且可通过馈送所述媒体来均匀地分配所述氧化物。亦即，当不馈送媒体时，氧化物的分配是非均匀的且因此聚集至彼此的氧化物的量可能增多，但当馈送所述媒体时，氧化物的分配是均匀的且因此聚集至彼此的氧化物的量可减少。此处，可使用与叠层体1000及表面改质部件2000的材料不同的材料作为所述媒体。举例而言，可使用不锈钢、陶瓷等。此外，可使用例如球形及六面体形状等各种形状来作为所述媒体。此处，所述多种媒体的总体积可大于氧化物粉末的总体积且小于叠层体1000的总体积。举例而言，媒体的总体积可为叠层体1000的总体积的10％至90％。此外，可依据媒体的大小来调整分散于叠层体1000上的氧化物的粒径及间隔，其中随着媒体的大小的增大，氧化物的粒径及间隔增大，且随着媒体的大小的减小，氧化物的粒径及间隔减小。亦即，当媒体的体积小于叠层体1000的体积的10％时，表现出与当不使用媒体时的分配状态相同的分配状态，且当媒体的体积大于叠层体1000的体积的90％时，粘合至媒体的表面的氧化物的量增加，且因此可不在叠层体1000的表面上涂覆氧化物。在图10(a)及图11(a)中，示出用于阐释在其中不使用媒体的情形中表面改质部件的分配形状的示意性剖视图及平面图像。如图所示，在叠层体1000的表面上不规则地分配表面改质部件2000，且聚集及连接至彼此的表面改质部件的量增加，且因此在至少一个区上可设置有膜形状。此外，当使用具有小的大小的媒体时，如图10(b)及图11(b)中所示，表面改质部件2000在叠层体1000的表面上的分配较图10(a)及图11(a)中所示的情形更规则，且聚集及连接至彼此的表面改质部件的量减少。然而，当使用具有大的大小的媒体时，如图10(c)及图11(c)中所示，表面改质部件2000规则地分配于叠层体1000的表面上且以较如图10(b)及图11(b)中所示其中使用小的媒体的情形大的大小形成于叠层体1000的表面上。如上所述使用媒体将贴合至叠层体1000的表面的氧化物硬化，且因此可在距叠层体1000的表面预定深度处贴合所述氧化物。
接着，视需要，可对叠层体1000的上面形成有表面改质部件2000的表面进行抛光S150。根据表面抛光而定，表面改质部件2000的一部分可被抛光，且因此表面改质部件2000可被形成为具有岛形状。可作为干抛光制程及湿抛光制程来执行所述抛光制程。在湿抛光的情形中，可在将纯水(去离子水(deionized(DI)water))、研磨剂(abrasive)及包括形成于其上的表面改质部件2000的多个叠层体1000馈送至具有预定空间的容器中之后，以50rpm至100rpm的转速来进行抛光。在干抛光的情形中，可在将研磨剂及包括形成于其上的表面改质部件2000的多个叠层体1000馈送至所述容器中之后，以100rpm至200rpm的转速来进行抛光。亦即，可在不馈送纯水(DI water)的条件下以高速进行干抛光。此处，可使用氧化铝作为研磨剂。此外，可依据叠层体1000、纯水(DI water)及研磨剂的馈送量、研磨剂的粗糙度、抛光速度等来改变抛光时间，且因此低速湿抛光可进行超过30分钟，且高速干抛光可进行小于一小时。举例而言，湿抛光可进行30分钟至24小时，且干抛光可进行1小时至24小时。图12(a)至图12(e)及图13(a)至图13(e)是在湿抛光及干抛光之后叠层体的表面图像。对于图中的每一者，图12(a)及图13(a)说明在抛光之前的图像，图12(b)及图13(b)说明在一小时的抛光之后的图像，图12(c)及图13(c)说明在四小时的抛光之后的图像，图12(d)及图13(d)说明在六小时的抛光之后的图像，且图12(e)及图13(e)说明在24小时抛光之后的图像。如上所示，当进行抛光制程时，可调整叠层体1000上的表面改质部件2000的大小及分配。
图14(a)至图14(b)及图15(a)至图15(b)是根据示例性实施例的上面形成有表面改质部件的芯片构件的外部电极的形状的图像及根据现有技术的不具有表面改质部件的芯片构件的外部电极的形状的图像。相较于如图14(b)中所示其中不形成表面改质部件的现有技术，如图14(a)中所示其中形成有表面改质部件的示例性实施例可更对叠层体1000的表面提供绝缘性质以防止镀覆模糊，藉此能够控制外部电极的形状。此为，相较于如图15(b)中所示其中不形成表面改质部件的现有技术，如图15(a)中所示其中形成有表面改质部件的示例性实施例可通过表面改质来提供表面粗糙度以在进行镀覆时防止模糊现象。
另外，为确定防水性质，将形成根据示例性实施例的其中形成有表面改质部件的多个芯片构件及根据现有技术的其中不形成表面改质部件的多个芯片构件在其中温度为85℃且湿度为85％的环境中维持了12小时，且接着施加了5V(伏)的电压以确定泄漏电流。此处，量测了数据线与接地线之间的泄漏电流(交叉IL(cross IL))及各数据线之间的泄漏电流(IL)，且将当有10nA(纳安)或高于10nA的电流流动时的情形确定为缺陷。[表1]中示出根据示例性实施例及现有技术实施例的防水性质的结果。
[表1]
Figure GDA0002620270300000181
如上所述，未检测到泄漏电流且因此根据示例性实施例的其中形成有表面改质部件的芯片构件中未出现任何缺陷，但在根据现有技术的其中不形成表面改质部件的芯片构件中出现了3％至18％的缺陷率。亦即，在现有技术的情形中，由于数据线与接地线之间出现了近似3％的泄漏电流，因此此被确定为缺陷。此外，由于各数据线之间出现了近似18％的泄漏电流，因此此被确定为缺陷。此外，在其中出现了缺陷的芯片构件中，量测到的泄漏电流介于几十纳安(nA)至短接(short)范围内。因此，根据示例性实施例，可形成表面改质部件以改善芯片构件的防水性质且因此提高所述芯片构件的寿命及可靠性。
尽管已关于以上实施例具体阐述了本发明的技术理念，然而应注意，上述实施例仅供用于说明而非限制本发明。此外，本领域技术人员将理解，在本发明的技术理念范围内可作出各种实施例。

Claims (20)

1.一种芯片构件，包括：
叠层体，叠层有多个片材；以及
表面改质部件，设置于所述叠层体的至少一个区域上，
其中所述表面改质部件被配置成暴露出所述叠层体的表面的至少一部分，且
所述表面改质部件分散于所述叠层体的所述表面上。
2.根据权利要求1所述的芯片构件，其中在所述叠层体内设置有与所述片材不同的异质材料层。
3.根据权利要求2所述的芯片构件，其中所述异质材料层包括导电图案，所述导电图案具有预定形状并具有用于防止过电压的材料层。
4.根据权利要求1所述的芯片构件，其中所述表面改质部件以占所述叠层体的表面积的5％至90％的表面积分布。
5.根据权利要求4所述的芯片构件，其中所述表面改质部件包含晶体状态的氧化物与非晶体状态的氧化物中的至少一者。
6.根据权利要求5所述的芯片构件，其中所述氧化物包括以下中的至少一者：Bi2O3、BO2、B2O3、ZnO、Co3O4、SiO2、Al2O3、MnO、H2BO3、Ca(CO3)2、Ca(NO3)2及CaCO3。
7.根据权利要求6所述的芯片构件，其中所述氧化物的至少一部分嵌入所述叠层体的所述表面中。
8.根据权利要求6所述的芯片构件，其中所述氧化物包括具有至少一或多种粒径的微粒，所述具有至少一或多种粒径的微粒在至少一个区中聚集或连接至彼此。
9.根据权利要求8所述的芯片构件，其中所述氧化物的所述微粒具有0.1μm至10μm的平均粒径。
10.根据权利要求1所述的芯片构件，还包括界定于所述叠层体的所述表面的至少一部分中的凹陷部。
11.根据权利要求1至10中任一项所述的芯片构件，还包括设置于所述叠层体中的第二表面改质部件。
12.根据权利要求11所述的芯片构件，其中所述第二表面改质部件设置于构成所述叠层体的至少一个片材上。
13.一种芯片构件，包括：
叠层体，在所述叠层体中叠层有多个片材；
异质材料层，设置于所述叠层体中且由与所述多个片材中的每一者的材料不同的材料制成；
外部电极，设置于所述叠层体的至少一个表面上，以及
表面改质部件，形成于所述叠层体的表面上以暴露出所述叠层体的所述表面的至少一部分，
其中所述表面改质部件分散于所述叠层体的所述表面上。
14.根据权利要求13所述的芯片构件，其中所述表面改质部件包含氧化物。
15.根据权利要求14所述的芯片构件，其中所述氧化物具有等于所述叠层体的厚度的0.01％至10％的厚度。
16.一种制造芯片构件的方法，包括：
制备多个芯片构件；以及
在所述多个芯片构件的至少一个表面上形成表面改质部件，
其中所述表面改质部件的所述形成包括：
馈送所述多个芯片构件及氧化物粉末至容器中；以及
旋转所述容器以使所述氧化物粉末贴合至所述芯片构件的表面的一部分为暴露出所述芯片构件的所述表面的至少一部分。
17.根据权利要求16所述的方法，其中更与所述多个芯片构件及所述氧化物粉末一起馈送多种媒体。
18.根据权利要求17所述的方法，其中所述多种媒体是由与所述芯片构件及所述氧化物粉末的材料不同的材料制成。
19.根据权利要求18所述的方法，其中所述多种媒体的总体积大于所述氧化物粉末的总体积且小于所述多个叠层体的总体积。
20.根据权利要求16至19中任一项所述的方法，还包括以下中的至少一个制程：在形成所述表面改质部件之前执行浸洗处理，以及在形成所述表面改质部件之后对所述芯片构件执行表面抛光。
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