JP3962735B2

JP3962735B2 - 信号伝送回路、電子機器、ケーブル、及びコネクタ

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Publication number: JP3962735B2
Application number: JP2004260168A
Authority: JP
Inventors: 寿緒友成; 敏浩黒嶋
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2004-09-07
Filing date: 2004-09-07
Publication date: 2007-08-22
Anticipated expiration: 2024-09-07
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Description

本発明は、信号伝送回路と、当該信号伝送回路を備える電子機器、ケーブル、及びコネクタとに関する。

電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、１対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。

この差動伝送方式を用いるインターフェイス規格として、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４、ＬＶＤＳ（Low Voltage Differential Signaling）、ＤＶＩ（Digital Video Interface）、ＨＤＭＩ（High-Definition Multimedia Interface）等がある。これらの中でもＨＤＭＩは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース（Source）機器（例えば、ＤＶＤプレーヤーやセットトップボックス等）とシンク（Sink）機器（例えば、デジタルテレビやプロジェクタ等）との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。ＨＤＭＩによれば、１本のケーブルで映像信号及び音声信号を高速で伝送することができる。

ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている（例えば、特許文献１参照）。
特開２００１−８５１１８号公報

ＨＤＭＩ等の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤ（Electrostatic Discharge：静電気放電）に対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。

しかしながら、ＥＳＤ対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波（２００ＭＨｚ以上）や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。

ＨＤＭＩでは、伝送線路の特性インピーダンスの規定値（ＴＤＲ規格）が１００Ω±１５％に規定されている（High-Definition Multimedia Interface Specification Version 1.1）。

本発明の目的は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路、電子機器、ケーブル、及びコネクタを提供することにある。

本発明に係る信号伝送回路は、ＨＤＭＩ規格の高速差動伝送路に接続される信号伝送回路であって、互いに磁気結合される第１及び第２のインダクタと、第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子と、第１のインダクタと第１の容量性素子との間に位置し、第１のインダクタに電気的に直列接続される第３のインダクタと、第２のインダクタと第２の容量性素子との間に位置し、第２のインダクタに電気的に直列接続される第４のインダクタと、を備え、第３及び第４のインダクタのインダクタンス値が１〜２ｎＨであり、特性インピーダンスが１００Ω±１５％の範囲内にあることを特徴とする。

本発明に係る信号伝送回路では、第１〜第４のインダクタにより、第１及び第２の容量性素子による特性インピーダンスの低下を抑制することができる。

第１の容量性素子の後段に位置し、第３のインダクタに電気的に直列接続される第５のインダクタと、第２の容量性素子の後段に位置し、第４のインダクタに電気的に直列接続される第６のインダクタと、を更に備え、第５及び第６のインダクタのインダクタンス値が１〜２ｎＨであることが好ましい。この場合には、第１及び第２の容量性素子による特性インピーダンスの低下をより一層抑制することができる。

本発明に係る電子機器、ケーブル、及びコネクタは、上記信号伝送回路を備えることを特徴とする。

本発明に係る電子機器、ケーブル、及びコネクタそれぞれによれば、上述したように、第１及び第２の容量性素子による特性インピーダンスの低下を抑制することができる。

本発明によれば、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路、電子機器、ケーブル、及びコネクタを提供することができる。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（第１実施形態）
まず、図１及び図２に基づいて、第１実施形態に係る信号伝送回路の構成を説明する。図１は、第１実施形態に係る信号伝送回路を示す模式図である。図２は、第１実施形態に係る信号伝送回路を示す回路図である。

図１に示されるように、デジタルテレビ１とＤＶＤプレーヤー２とは、ＨＤＭＩケーブル３にて接続されている。ＨＤＭＩケーブル３は、差動伝送方式を用いたケーブルであり、接続端子部５，６（コネクタ）を備えている。ＨＤＭＩケーブル３の接続端子部５は、ＤＶＤプレーヤー２の出力部に接続されている。ＨＤＭＩケーブル３の接続端子部６は、デジタルテレビ１の入力部に接続されている。ＤＶＤプレーヤー２から出力されたデジタル信号は、ＨＤＭＩケーブル３を通してデジタルテレビ１に高速伝送される。

デジタルテレビ１は、その入力部に信号伝送回路ＳＣ１を備えている。信号伝送回路ＳＣ１は、図２に示されるように、互いに磁気結合される第１及び第２のインダクタ１１，１２を有するコモンモードフィルタ１０と、第３及び第４のインダクタ２１，２２と、第１及び第２のバリスタ３１，３２と、を備えている。コモンモードフィルタ１０は、第１のインダクタ１１に接続される入出力端子１３，１４と、第２のインダクタ１２に接続される入出力端子１５，１６と、を有している。コモンモードフィルタ１０の入力端子１３，１５は、ＨＤＭＩケーブル３の接続端子部６がデジタルテレビ１の入力部に接続されることにより、接続端子部６の対応する端子に接続されることとなる。

ここで、図３（ａ）及び（ｂ）を参照して、コモンモードフィルタ１０の構造及び動作について説明する。図３（ａ）及び（ｂ）は、コモンモードフィルタの動作を説明する概略図である。

コモンモードフィルタ１０は、互いに絶縁された２本の導線１７，１８をフェライトコア１９に複数回巻きつけた構成となっている。導線１７が第１のインダクタ１１を構成することとなり、導線１８が第２のインダクタ１２を構成することとなる。フェライトコア１９の形状は、必ずしも図示したリング形状であるとは限らない。

本実施形態において、コモンモードフィルタ１０は、信号に対して、デイファレンシャルモードで用いられる。デイファレンシャルモードでは、図３（ａ）に示されるように、信号ＳＩは、導線１７，１８に互いに逆方向の信号として入力される。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに逆方向の磁束となり、打ち消し合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）がほとんどないので、信号ＳＩは、ほとんど減衰することなく出力される。

一方、コモンモードノイズＣＮに対しては、コモンモードフィルタ１０は、コモンモードで用いられる。コモンモードでは、図３（ｂ）に示されるように、コモンモードノイズＣＮは、導線１７，１８の同方向に生じる。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに同方向の磁束となり、強め合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）が高くなり、コモンモードノイズＣＮはほとんど出力されない。このようにして、コモンモードフィルタ１０は、ノイズを減衰させることができる。

再び、図２を参照する。第３のインダクタ２１は、入出力端子２３，２４を有している。第３のインダクタ２１の入力端子２３は、コモンモードフィルタ１０の出力端子１４に接続されており、第３のインダクタ２１は第１のインダクタ１１に電気的に直列に接続されている。第３のインダクタ２１は、第１のインダクタ１１と実質的に磁気結合していない。第１のバリスタ３１は、入出力端子３３，３４を有している。第１のバリスタ３１の入力端子３３は、第３のインダクタ２１の出力端子２４に接続されている。第１のバリスタ３１の出力端子３４は、接地電位に接続されている。これにより、第１のバリスタ３１は、第１のインダクタ１１及び第３のインダクタ２１の後段に位置し、当該第１のインダクタ１１及び第３のインダクタ２１に電気的に並列接続されることとなる。また、第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置することとなる。

第４のインダクタ２２は、入出力端子２５，２６を有している。第４のインダクタ２２の入力端子２５は、コモンモードフィルタ１０の出力端子１６に接続されており、第４のインダクタ２２は第２のインダクタ１２に電気的に直列に接続されている。第４のインダクタ２２は、第２のインダクタ１２と実質的に磁気結合していない。第２のバリスタ３２は、入出力端子３５，３６を有している。第２のバリスタ３２の入力端子３５は、第４のインダクタ２２の出力端子２６に接続されている。第２のバリスタ３２の出力端子３６は、接地電位に接続されている。これにより、第２のバリスタ３２は、第２のインダクタ１２及び第４のインダクタ２２の後段に位置し、当該第２のインダクタ１２及び第４のインダクタ２２に電気的に並列接続されることとなる。また、第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置することとなる。

コモンモードフィルタ１０として、例えば、ＴＤＫ株式会社製のＡＣＭシリーズに含まれるコモンモードフィルタを用いることができる。第１及び第２のバリスタ３１，３２として、例えば、ＴＤＫ株式会社製のＡＶＲシリーズに含まれる積層チップバリスタを用いることができる。

以上のように、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０（第１及び第２のインダクタ１１，１２）を挿入すると共に、コモンモードフィルタ１０と第１及び第２のバリスタ３１，３２との間に第３及び第４のインダクタ２１，２２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。

また、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０を挿入しているので、ＤＶＤプレーヤー２から出力された信号は、外来ノイズをほとんど伴うことなく、ＨＤＭＩケーブル３及び信号伝送回路ＳＣ１を通してデジタルテレビ１に入力する。

次に、図４〜図６に基づいて、第１実施形態に係る信号伝送回路ＳＣ１の変形例の構成を説明する。図４〜図６は、第１実施形態に係る信号伝送回路の変形例を示す図である。

図４に示された変形例においては、ＨＤＭＩケーブル３が信号伝送回路ＳＣ１を備えている。

図５に示された変形例においては、ＤＶＤプレーヤー２が、その出力部に信号伝送回路ＳＣ１を備えている。

図６に示された変形例においては、ＨＤＭＩケーブル３の接続端子部６（コネクタ）が、信号伝送回路ＳＣ１を備えている。なお、ＨＤＭＩケーブル３の接続端子部６が信号伝送回路ＳＣ１を備える代わりに、ＨＤＭＩケーブル３の接続端子部５（コネクタ）が、信号伝送回路ＳＣ１を備えていてもよい。

図４〜図６に示されたいずれの変形例においても、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。

（第２実施形態）
次に、図７に基づいて、第２実施形態に係る信号伝送回路の構成を説明する。図７は、第２実施形態に係る信号伝送回路を示す回路図である。

デジタルテレビ１は、第１実施形態と同じく、その入力部に信号伝送回路ＳＣ２を備えている。信号伝送回路ＳＣ２は、図７に示されるように、コモンモードフィルタ１０と、第３及び第４のインダクタ２１，２２と、第１及び第２のバリスタ３１，３２と、第５及び第６のインダクタ４１，４２と、を備えている。

第５のインダクタ４１は、入出力端子４３，４４を有している。第５のインダクタ４１の入力端子４３は、第３のインダクタ２１の出力端子２４に接続されており、第１のインダクタ１１及び第３のインダクタ２１に電気的に直列に接続されている。これにより、第５のインダクタ４１は、第１のバリスタ３１の後段に位置することとなる。

第６のインダクタ４２は、入出力端子４５，４６を有している。第６のインダクタ４２の入力端子４５は、第４のインダクタ２２の出力端子２６に接続されており、第２のインダクタ１２及び第４のインダクタ２２に電気的に直列に接続されている。これにより、第５のインダクタ４２は、第２のバリスタ３２の後段に位置することとなる。

以上のように、第２実施形態においては、第１及び第２のバリスタ３１，３２の後段に第５及び第６のインダクタ４１，４２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。

信号伝送回路ＳＣ２は、図４〜図６に示されるように、ＨＤＭＩケーブル３、ＤＶＤプレーヤー２あるいは接続端子部５，６（コネクタ）に備えられていてもよい。この場合でも、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。

続いて、本第１及び第２実施形態によって、第１及び第２のバリスタによる特性インピーダンスの低下を抑制できることを、具体的に示す。ここでは、信号伝送回路の特性インピーダンスをＴＤＲ（Time Domain Reflectometry）法を測定する。ＴＤＲ法とは、伝送線路にステップパルスを送出し、の特性インピーダンスの不連続箇所にて反射されたパルスを測定することにより、伝送線路の特性インピーダンスを計測する測定法である。

まず、図８に基づいて、ＴＤＲ法による測定環境を説明する。図８に示される各測定環境では、高速オシロスコープ５０とレシーバＩＣ５２とが、伝送路５４を介して接続されている。伝送路５４は、同軸ケーブル５６と信号伝送回路５８とを有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を通して同軸ケーブル５６と接続され、同軸ケーブル５６の他端は信号伝送回路５８と接続される。信号伝送回路５８の他端にはレシーバＩＣ５２が接続される。

高速オシロスコープ５０としては、アジレント・テクノロジー社（Agilent Technologies, Inc.）製のＡｇｉｌｅｎｔ８６１００広帯域オシロスコープを用いる。ＴＤＲモジュール５１としては、アジレント・テクノロジー社製の５４７５４差動ＴＤＲプラグイン・モジュールを用いる。レシーバＩＣ５２は、電源がオフのときに無限大の入力インピーダンスを有し、高速オシロスコープ５０からの信号を１００％反射させる。同軸ケーブル５６は、２本の差動信号線からなり、それぞれ５０Ωの特性インピーダンスを有する。このため、同軸ケーブル５６全体の特性インピーダンスは１００Ωとなる。

次に、図８及び図９に基づいて、ＴＤＲ法による測定方法について説明する。まず、高速オシロスコープ５０が入射電圧ステップＥｉを発生させ、この入射電圧ステップＥｉを伝送路５４に出力する。伝送路５４上で特性インピーダンスの不連続点が存在しない場合には、入射電圧ステップＥｉがレシーバＩＣ５２でそのまま反射され、高速オシロスコープ５０には、図９（ａ）に示すように、入射電圧ステップＥｉのみが表示される。一方、伝送路５４の特性インピーダンスに不連続箇所が存在する場合には、その不連続箇所で入射電圧ステップの一部が反射される。この場合、高速オシロスコープ５０には、図９（ｂ）に示すように、反射波Ｅｒが入射電圧ステップＥｉに代数的に追加されて表示される。この結果より、特性インピーダンスの不連続箇所の位置と特性インピーダンスの値を求めることができる。すなわち、反射波Ｅｒが測定されるまでの時間Ｔにより特性インピーダンスの不連続箇所の位置を求めることができると共に、反射波Ｅｒの値により不連続箇所での特性インピーダンスを求めることができる。

コモンモードフィルタとしては、ＡＣＭ２０１２Ｄ−９００（ＴＤＫ株式会社製）を用いた。ＡＣＭ２０１２Ｄ−９００の特性インピーダンスは、１００Ωである。ＡＣＭ２０１２Ｄ−９００のカットオフ周波数は、３．５ＧＨｚである。第１及び第２のバリスタには、ＡＶＲ１６１Ａ１Ｒ１（ＴＤＫ株式会社製）を用いた。ＡＶＲ１６１Ａ１Ｒ１の静電容量は、１．１ｐＦである。第３〜第６のインダクタには、ＭＬＫ１００５シリーズ（ＴＤＫ株式会社製）を用いた。

測定結果を図１０〜図１２に示す。

図１０を参照する。特性Ｉ１は、信号伝送回路５８が、第１及び第２のバリスタを備え、コモンモードフィルタ及び第３〜第６のインダクタを備えていない場合の測定結果である。特性Ｉ１から分かるように、第１及び第２のバリスタの影響を受けて特性インピーダンスが低下し、インピーダンス不整合が生じている。

特性Ｉ２は、信号伝送回路５８が、第１及び第２のバリスタとコモンモードフィルタとを備え、第３〜第６のインダクタを備えていない場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを２３ｐｓに設定した。

特性Ｉ２から分かるように、信号伝送回路５８の特性インピーダンスが１００Ω±１５％の範囲内にあるものの、依然として第１及び第２のバリスタの影響を受けて特性インピーダンスが低下している。

特性Ｉ３〜Ｉ５は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３及び第４のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第１実施形態に係る信号伝送回路ＳＣ１と同じ構成である場合の測定結果である。特性Ｉ３は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ４は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ５は、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを２０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ３〜Ｉ５から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下が抑制されている。

特性Ｉ５から分かるように、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合、第１及び第２のバリスタの位置にて特性インピーダンスが低下しているものの、他の箇所にて特性インピーダンスが高くなってしまう。このように特性インピーダンスが高くなる箇所が生じるのは、第３及び第４のインダクタのインダクタンス値に起因するものと考えられる。したがって、第３及び第４のインダクタのインダクタンス値は１〜２ｎＨであることが好ましい。

次に、図１１を参照する。特性Ｉ６及び特性Ｉ７は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ６は、第３〜第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ７は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ６から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。

次に、図１２を参照する。特性Ｉ８〜Ｉ１０は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ８は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。た場合の測定結果である。特性Ｉ９は、第３〜第６のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ１０は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ８及びＩ９から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。

以上のことから、本第１及び第２実施形態の有用性が確認された。

上述した測定結果から分かるように、第３〜第６のインダクタのインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、上述したように、第３〜第６のインダクタのインダクタンス値に起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。

コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、及び、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔は、短いほど好ましい。これは、各端子間の伝送線路（例えば、基板の導体パターン）がインダクタンス成分及び容量成分を有することとなり、これらのインダクタンス成分及び容量成分がインピーダンス整合を妨げる要因となるためである。

なお、コモンモードフィルタをノイズフィルタとして用いる場合、信号線間にコンデンサを接続する場合がある（例えば、特開２００４−４０４４４号公報参照）。しかしながら、本第１及び第２実施形態において信号線間にコンデンサを接続した場合、不要な容量成分が生じることとなり、インピーダンス整合が図れなくなってしまう。したがって、本第１及び第２実施形態においては、信号線間を接続するコンデンサを備えていない。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、信号伝送回路ＳＣ１，ＳＣ２は、上述した位置に限らず、ＤＶＤプレーヤー２からの出力後、デジタルテレビ１の最初の回路の前に入っていればよい。ＤＶＤプレーヤー２は、パーソナルコンピュータや、セットトップボックス等の他のソース機器でもよい。ＨＤＭＩケーブル３は、ＤＶＩ、ＵＳＢ、ＩＥＥＥ等の規格に対応するケーブルでもよい。デジタルテレビ１は、ＬＣＤモニタやプロジェクタ等の他のシンク機器でもよい。

第１及び第２実施形態においては第１及び第２の容量性素子としてバリスタを用いたが、第１及び第２の容量性素子としてツェナーダイオード等の容量性素子を用いてもよい。

コモンモードフィルタ１０としては、互いに絶縁された２本の導線をフェライトコアに複数回巻きつけた巻線型コモンモードフィルタの他に、積層型コモンモードフィルタや、薄膜形成技術を用いて導体パターンを形成した積層型コモンモードフィルタ等を用いてもよい。

コモンモードフィルタ１０の入出力端子が金属製の端子電極にて構成されている場合、当該端子電極を第３及び第４のインダクタ２１，２２として用いてもよい。この場合、上述したインピーダンス値が得られるように端子電極のサイズ（例えば、電極幅等）を設定する必要がある。

第１実施形態に係る信号伝送回路を示す模式図である。第１実施形態に係る信号伝送回路を示す回路図である。コモンモードフィルタの動作を説明する模式図である。第１実施形態に係る信号伝送回路の変形例を示す模式図である。第１実施形態に係る信号伝送回路の変形例を示す模式図である。第１実施形態に係る信号伝送回路の変形例を示す模式図である。第２実施形態に係る信号伝送回路を示す回路図である。ＴＤＲ法による測定環境を説明するための図である。ＴＤＲ法による測定方法を説明するための図である。ＴＤＲ法による測定結果を示す線図である。ＴＤＲ法による測定結果を示す線図である。ＴＤＲ法による測定結果を示す線図である。

符号の説明

１…デジタルテレビ、２…ＤＶＤプレーヤー、３…ＨＤＭＩケーブル、５，６…接続端子部、１０…コモンモードフィルタ、１１…第１のインダクタ、１２…第２のインダクタ、２１…第３のインダクタ、２２…第４のインダクタ、３１…第１のバリスタ、３２…第２のバリスタ、４１…第５のインダクタ、４２…第６のインダクタ、ＳＣ１，ＳＣ２…信号伝送回路。

Claims

ＨＤＭＩ規格の高速差動伝送路に接続される信号伝送回路であって、
互いに磁気結合される第１及び第２のインダクタと、
前記第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、
前記第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子と、
前記第１のインダクタと前記第１の容量性素子との間に位置し、前記第１のインダクタに電気的に直列接続される第３のインダクタと、
前記第２のインダクタと前記第２の容量性素子との間に位置し、前記第２のインダクタに電気的に直列接続される第４のインダクタと、を備え、
前記第３及び第４のインダクタのインダクタンス値が１〜２ｎＨであり、
特性インピーダンスが１００Ω±１５％の範囲内にあることを特徴とする信号伝送回路。
前記第１の容量性素子の後段に位置し、前記第３のインダクタに電気的に直列接続される第５のインダクタと、
前記第２の容量性素子の後段に位置し、前記第４のインダクタに電気的に直列接続される第６のインダクタと、を更に備え、
前記第５及び第６のインダクタのインダクタンス値が１〜２ｎＨであることを特徴とする請求項１に記載の信号伝送回路。
前記第１のインダクタの出力端子と前記第３のインダクタの入力端子との間の時間的な長さが０〜２０ｐｓに設定され、
前記第２のインダクタの出力端子と前記第４のインダクタの入力端子との間の時間的な長さが０〜２０ｐｓに設定され、
前記第３のインダクタの出力端子と前記第１の容量性素子の入力端子との間の時間的な長さが０ｐｓに設定され、
前記第４のインダクタの出力端子と前記第２の容量性素子の入力端子との間の時間的な長さが０ｐｓに設定されていることを特徴とする請求項１に記載の信号伝送回路。
前記第１のインダクタの出力端子と前記第３のインダクタの入力端子との間の時間的な長さが０〜２０ｐｓに設定され、
前記第２のインダクタの出力端子と前記第４のインダクタの入力端子との間の時間的な長さが０〜２０ｐｓに設定され、
前記第３のインダクタの出力端子と前記第１の容量性素子の入力端子との間の時間的な長さが０ｐｓに設定され、
前記第４のインダクタの出力端子と前記第２の容量性素子の入力端子との間の時間的な長さが０ｐｓに設定され、
前記第１の容量性素子の入力端子と前記第５のインダクタの入力端子との間の時間的な長さが０ｐｓに設定され、
前記第２の容量性素子の入力端子と前記第６のインダクタの入力端子との間の時間的な長さが０ｐｓに設定されていることを特徴とする請求項２に記載の信号伝送回路。
前記第１及び第２の容量性素子が、バリスタであることを特徴とする請求項１〜４のいずれか一項に記載の信号伝送回路。
請求項１〜５のいずれか一項に記載の信号伝送回路を備えることを特徴とする電子機器。
請求項１〜５のいずれか一項に記載の信号伝送回路を備えることを特徴とするケーブル。
請求項１〜５のいずれか一項に記載の信号伝送回路を備えることを特徴とするコネクタ。