JP2004235936A

JP2004235936A - ダイオードクリップ回路

Info

Publication number: JP2004235936A
Application number: JP2003021625A
Authority: JP
Inventors: Shinji Kobayashi; 信治小林; Kenji Uchida; 賢治内田; Katsutoshi Sakakibara; 勝利榊原; Ikuo Aoki; 生朗青木; Kosuke Doi; 孝介土居; Kentaro Tezuka; 賢太郎手塚; Akira Miura; 明三浦
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2004-08-19

Abstract

【課題】ダイオードの接合容量が問題となる周波数領域においても、理想的なクリップ波形が得られるダイオードクリップ回路を実現する。
【解決手段】負荷インピーダンスと出力インピーダンスが整合する回路であって、入力電圧の上下限の少なくとも一方をカットするように前記負荷インピーダンスに対して並列に接続されたダイオードを有するダイオードクリップ回路において、前記ダイオードの並列容量を前記負荷インピーダンと前記ダイオードの間及び前記ダイオードと出力インピーダンの間又はそれらの内の少なくとも一方に直列に挿入したインダクタンスで保障し、前記ダイオードの並列容量に起因する出力波形の立ち上がりの緩みを除去した。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高速応答化するためのダイオードクリップ回路に関し、出力インピーダンスより出力された電圧を負荷インピーダンスに並列に配置したダイオードにより負荷端での電圧を制限したクリップ回路に関する。
【０００２】
【従来の技術】
図７はダイオードａ，ｂを用いた従来のクリップ回路を示すもので、出力インピーダンスＲから出力された電圧Ｖを負荷インピーダンスｒに並列に接続したダイオードを用い、負荷端での電圧を制限したダイオードクリップ回路である。
この回路の出力インピーダンスＲおよび負荷インピーダンスｒは例えば５０オームとされる。なお、ダイオードａ，ｂは上限および下限の制限をした場合を示しているが一方だけの場合もある。ｃ，ｄは可変電圧源でクリップする電圧の高さを制御する。
【０００３】
【発明が解決しようとする課題】
図８（ａ）はこのような回路に正弦波を入力した場合の出力波形を示すもので、イは入力波形、ロはクリップ電圧を示している。図７に示す従来の回路では、比較的に低速な動作では入力波形イが点線ロ部分でカットされて図８（ｂ）に示すように所期のクリップ目的を達成し、理想的なクリップ波形となる。
【０００４】
しかし、この回路を高速動作させるとダイオードの応答限界以前に、デバイスの持つ並列容量（接合容量）のために図８（ａ）の点線ニに示すように、立ち上がり速度が鈍ってしまい入力波形の不要部分だけ切り取るという本来の目的が達成できないという問題があった。本発明は上記従来技術の問題点を解決するためになされたもので、立ち上がり速度の低下を招かずにダイオードクリップが可能な回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような問題点を解決するために、請求項１においては、ダイオードクリップ回路において、
負荷インピーダンスと出力インピーダンスが整合する回路であって、入力電圧の上下限の少なくとも一方をカットするように前記負荷インピーダンスに対して並列に接続されたダイオードを有するダイオードクリップ回路において、前記ダイオードの並列容量を前記負荷インピーダンと前記ダイオードの間及び前記ダイオードと出力インピーダンの間又はそれらの内の少なくとも一方に直列に挿入したインダクタンスで保障し、前記ダイオードの並列容量に起因する出力波形の立ち上がりの緩みを除去したことを特徴とする。
【０００６】
請求項２においては、請求項１記載のダイオードクリップ回路において、
前記ダイオードクリップ回路は特性インピーダンスを有する線路として取り扱えるようにしたことを特徴とする。
【０００７】
請求項３においては、請求項１記載のダイオードクリップ回路において、
直列の直列の伝送線路（或いはインダクタンス）と並列のダイオードを一組のユニットとし、このユニットを複数直列接続するとともに前記ダイオードの並列容量とラインインダクタンスで構成される特性インピーダンス（＝（Ｌ／Ｃ）^１ ^／２）を負荷インピーダンスｒに合せたことを特徴とする。
【０００８】
請求項４においては、請求項１乃至３記載のいずれかのダイオードクリップ回路において、分布型アンプの出力回路に適用したことを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を用いて本発明を詳細に説明する。
図１は本発明の実施形態の一例を示す構成図である。なお、図７と同一要素には同一符号を付して重複する説明は省略する。
【００１０】
図１において、インダクタンス１０（Ｚ_０〜Ｚ_ｎ）は例えば直列の伝送線路（或いはインダクタンス）のようなインダクタンスであり、直列に接続された伝送線路１１とこれに並列に接続されたダイオードａ，ｂを一組のユニット１２とし、このユニットを複数直列接続した後に負荷インピーダンスｒに接続する（個々のユニットは同じ定数である必要はない。即ち、（Ｌ／Ｃ）^１ ^／２が負荷インピーダンスｒに等しければＬとＣの組み合わせは無限である）。
この際、ダイオードが有する並列容量１３とラインインダクタンスで構成される特性インピーダンス（＝（Ｌ／Ｃ）^１／２を負荷インピーダンスｒ（例えば５０Ω））に合せる。
【００１１】
上述の構成によれば、ユニット１２が負荷インピーダンスの値にマッチングした特性インピーダンスとなっているため並列容量１３に起因する伝送途中での波形劣化を生じない。この結果、波形が鈍らずにクリップが掛かりダイオードの接合によって発生する並列容量１３が問題となる周波数領域においても、理想的なクリップ波形が得られる。なお、この回路の動作限界は、デバイスの真性領域の応答速度或いはＬＣ積で決まる遮断周波数の何れか低い値で決まる。
【００１２】
図２，図３は図１に示すダイオードクリップ回路のインダクタンス１０（Ｚ１）を１段として４０Ｇｂｐｓ（Ｇｉｇａｂｉｔｐｅｒｓｅｃｏｎｄ）のＰＲＢＳ（擬似ランダム信号ｐｓｅｕｄｏ−ｒａｎｄｏｍｂｉｔｓｔｒｅａｍ）を入力し、クリップ回路の動作レベル（ダイオードに印加するバイアス）を変えてクリップしない状態と動作する状態とした場合の波形の状態を示すもので、図２はクリップ前の状態、図３はクリップ後の状態を示している。
【００１３】
この例ではデバイスの抵抗が大きいので、十分なクリップ動作は得られていない。しかし、デバイスの動作抵抗を低くすれば一段でも有効となる（立上がり時間は図２に示す１１．３３ｐｓが図３に示す１０．２２ｐｓに改善され、Ｓ／Ｎは図２に示す８．１６から図３に示す８．４０に改善されている）。
【００１４】
図４，図５は図１に示すダイオードクリップ回路のインダクタンス１０（Ｚ１）を７段として４０ＧｂｐｓのＰＲＢＳを入力し、クリップ回路の動作レベルを変えてクリップしない状態と動作する状態とした場合の波形の状態を示すものである。図４はクリップ前の状態、図５はクリップ後の状態を示している。
クリップ後の図５はクリップ前の図４に比較して立上がり時間（Ｒｉｓｅｔｉｍｅ）とＳ／Ｎが向上していることが分かる。
【００１５】
この例では立上がり時間は、図４に示す１０．００ｐｓが図５に示す７．７７ｐｓに改善され、Ｓ／Ｎは図４に示す８．０７から図５に示す１８．６４に改善されている。
また、オーバーシュート（図４のＳで示す部分）もなくなり図４に示すＡ，Ｂのノイズを含んだ部分が図５に示すＡ’，Ｂ’のように小さくなり、帯域不足で振り切れていない波形も解消していることが分かる。
【００１６】
図６は図１に示す単純クリップ回路を分布型アンプの出力回路に適用した例を示すもので、インダクタンス１０（Ｚ_０〜Ｚ_ｎ）の接続点のそれぞれに分布アンプ１４を接続したものである（この場合は、ダイオードのみではなくＴｒなどの容量の合計を補償するようにラインインダクタンスを設定する）。このような回路によればリミットアンプを容易に構成することができる。
【００１７】
本発明の以上の説明は、説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明はその本質から逸脱せずに多くの変更、変形をなし得ることは当業者に明らかである。実施例ではインダクタンス１０を複数個接続した例を示したが一つでもよい。特許請求の範囲の欄の記載により定義される本発明の範囲は、その範囲内の変更、変形を包含するものとする。
【００１８】
【発明の効果】
以上述べたように、本発明によれば、負荷インピーダンスと出力インピーダンスが整合する回路であって、入力電圧の上下限の少なくとも一方をカットするように前記負荷インピーダンスに対して並列に接続されたダイオードを有するダイオードクリップ回路において、前記ダイオードの並列容量を前記負荷インピーダンと前記ダイオードの間及び前記ダイオードと出力インピーダンの間又はそれらの内の少なくとも一方に直列に挿入したインダクタンスで保障し、前記ダイオードの並列容量に起因する出力波形の立ち上がりの緩みを除去したので、ダイオードの接合容量が問題となる周波数領域においても、理想的なクリップ波形が得られるダイオードクリップ回路を実現することができる。
【００１９】
このようなダイオードクリップ回路は４０Ｇｂｐｓなどの光通信において、ランダムロジックや光変調器の駆動回路或いは、それら用の測定器に付加することで波形整形してＳ／Ｎの向上をはかったり、出力振幅を可変として被駆動回路の入力振幅に合せたり、クロスポイントを可変として入力波形、非駆動回路の歪補正或いは、歪耐量の測定が可能となる。
また、一般的な回路応用としては、帯域不足の回路に適用して動作周波数範囲を広げる効果が期待できる。また、入力保護回路にも適用可能である。
【００２０】
【図面の簡単な説明】
【図１】本発明のダイオードクリップ回路の説明図である。
【図２】本発明のダイオードクリップ回路のインダクタンスを１段として４０ＧｂｐｓのＰＲＢＳを入力し、クリップしない状態での波形を示している。
【図３】本発明のダイオードクリップ回路のインダクタンスを１段として４０ＧｂｐｓのＰＲＢＳを入力し、クリップした状態での波形を示している。
【図４】本発明のダイオードクリップ回路のインダクタンスを７段として４０ＧｂｐｓのＰＲＢＳを入力し、クリップしない状態での波形を示している。
【図５】本発明のダイオードクリップ回路のインダクタンスを７段として４０ＧｂｐｓのＰＲＢＳを入力し、クリップした状態での波形を示している。
【図６】他の実施例を示す図である。
【図７】従来のダイオードクリップ回路の説明図である。
【図８】従来のダイオードクリップ回路の動作を示す説明図である。
【符号の説明】
Ｒ出力インピーダンス
ｒ負荷インピーダンス
ａ，ｂダイオード
１０インピーダンス
１１伝送線路
１２ユニット
１３並列容量

Claims

負荷インピーダンスと出力インピーダンスが整合する回路であって、入力電圧の上下限の少なくとも一方をカットするように前記負荷インピーダンスに対して並列に接続されたダイオードを有するダイオードクリップ回路において、前記ダイオードの並列容量を前記負荷インピーダンと前記ダイオードの間及び前記ダイオードと出力インピーダンの間又はそれらの内の少なくとも一方に直列に挿入したインダクタンスで保障し、前記ダイオードの並列容量に起因する出力波形の立ち上がりの緩みを除去したことを特徴とするダイオードクリップ回路。
前記ダイオードクリップ回路は特性インピーダンスを有する線路として取り扱えるようにしたことを特徴とする請求項１記載のダイオードクリップ回路。
直列の伝送線路（或いはインダクタンス）と並列のダイオードを一組のユニットとし、このユニットを複数直列接続するとともに前記ダイオードの並列容量とラインインダクタンスで構成される特性インピーダンス（＝（Ｌ／Ｃ）^１ ^／２）を負荷インピーダンスｒに合せたことを特徴とする請求項１記載のダイオードクリップ回路。
分布型アンプの出力回路に適用したことを特徴とする請求項１乃至３のいずれかに記載のダイオードクリップ回路。