KR0176094B1 - 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조 - Google Patents

병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조 Download PDF

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Abstract

본 발명은 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조에 관한 것으로서, 종래의 병렬 궤환 트랜지스터를 갖는 광대역 증폭기의 대역폭 저하요소들을 감소시키기 위해 병렬 궤환 트랜지스터의 에미터 마디와 교류 접지점 사이에 용량성 소자를 연결하고, 또한 병렬 궤환 트랜지스터의 에미터 마디에서 출력이 나오도록 하며, 에미터 폴로워 버퍼회로를 병렬 궤환 트랜지스터의 각 에미터 마디에 연결하여 에미터 폴로워 버퍼 트랜지스터의 콜렉터 기생용량을 활용하여 부궤환 전류를 누설시키는 것에 의해 회로의 복잡성을 전혀 증가시키지 않으면서 대역폭을 크게 증가시킬 수가 있는 것이다.

Description

병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조
제1도는 병렬 궤환 트랜지스터를 이용한 종래의 방법에 의한 광대역 증폭기 회로도.
제2도는 병렬 궤환 트랜지스터를 이용한 본 발명에 의한 광대역 증폭기 회로도.
제3도는 부궤환 누설전류(negative feedback leakage current)에 의한 광대역 증폭기의 대역폭 특성 변화도.
제4도는 출력 마디(output node) 변경에 따른 광대역 증폭기의 대역폭 특성 변화도.
* 도면의 주요부분에 대한 부호의 설명
13, 14 : 제3, 4 트랜지스터: 병렬 궤환 트랜지스터
16, 21 : 제8, 10 마디 100 : 외부 차동 증폭기
200 : 내부 차동 증폭기
300 : 에미터 폴로워 버퍼(emitter follower buffer)
400 : 부하
본 발명은 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조에 관한 것으로, 특히 병렬 궤환 트랜지스터(Parallel Feedback Transistor; 이하, PFT)를 갖는 광대역 증폭 회로의 대역폭(bandwidth)을 증가 시키기 위한 출력부 구성에 관한 것이다.
선행 관련 논문의 첫번째 예를들면, N.Ishihsra et al., 9GHz bandwidth, 8-20dB controllable-gain monolithic amplifier using AlGaAs/GaAs HBT technology, Electron. Lett., vol.25, pp.1317-1318, Sep., 1989.에서 광대역 증폭기의 대역폭은 병렬 궤환 트랜지스터와 부하(load) 저항을 경우하는 병렬 궤환방식을 사용하여 증가시키고, 그 이득은 바이어스(bias) 전류를 변화시켜 조절한다.
두번째로, K.Runge et al., AlGaAs/GaAs HBT ICs for high-speed lightwave transmission systems, IEEE J. Solid-State Circuits, vol.27, pp.1332-1340, Oct., 1992.에서 LD 드라이버 IC의 광대역 (broad)증폭기는 병렬(shunt) 궤환, 직렬 궤환, 에미터 폴로워 버퍼로 구성되어 있고, 병렬 궤환방식은 기존의 저항(resistive) 궤환방식에 비하여 대역폭을 상당히 증가시키고 인덕티브 피킹(inductive peaking) 방식 대신으로 사용할 수 있다.
세번째로, R. H. Derksen and H. Wernz, Silicon bipolar laser driving IC for 5Gb/s and 45 mA modulation current and its application in a demonstrator system, IEEE J. Solid-State Circuits, vol.28, pp.824-848, July, 1993.에서 LD 드라이버 IC는 에미터 폴로워들과 다이오드들로 구성된 레벨 천이 회로, 적응단 (adapting), 에미터 폴로워들로 구성된 레벨 천이 회로, LD 드라이버단으로 되어 있다.
그리고 LD 드라이버단의 출력 트랜지스터의 변조 전류는 전류원에 의해 조절되고, 적응(adapting)단의 내부 전압 스윙(internal voltage swing)을 외부에서 조절하여 전 출력 전류 영역에서 좋은 출력 파형이 나오도록 한다.
상기 LD를 구동 시키기 위하여 높은 순 전압이 인가되어야 하고, 이를 위해 출력 트랜지스터의 베이스로 입력되는 신호는 큰 레벨 천이가 요구되어 별도의 레벨 천이 저항이 필요하게 된다.
이 저항 때문에 생기는 전압 강하를 보상해 주는 보상 회로가 필요하다.
네번째로, H.M.Rein et al., A versatile Si-bipolar driver circuit with high output voltage swing for external and direct laser modulation in 10Gb/s optical-fiber links, IEEE J. Solid-State Circuit, vol. 29, pp.1014-1021, Sep., 1994.에서, LD 드라이버 IC는 2개의 비선형 차등단 각각이 3개의 에미터 쌍으로 구동되는 구조로 되어 있다.
그리고 최대 출력 전압 스윙이 외부 변조기를 구동할 수 있도록 3V 이고, 부하 임피던스는 외부 변조기의 입력 임피던스인 50Ω 이다. 출력 크기는 특별한 트랜지스터 전류원을 사용하여 0.75V 부터 3V 사이에서 조절 가능하다. 그리고 본딩 와이어에 기인하는 피킹 인덕턴스와 직렬 연결된 온-칩 출력 저항은 펄스 에지를 급격하게 하고, 직렬 궤환 저항이 출력 트랜지스터의 에미터에 연결 되었다.
이와같은 관련논문들은 본 발명과 비교할 때 광통신용 전송 소자인 LD 드라이버 IC의 전기적 특성을 향상시키는 것을 목적으로 하고 있다.
또한, 종래기술에서 LD 드라이버 IC의 밴드폭을 증가시키기 위하여 여러가지 방법이 제안되었다.
즉, 병렬 궤환 트랜지스터(PFT)를 이용한 병렬 궤환방식이 제안되었는데, 이경우 병렬 궤환 트랜지스터의 베이스 단자로 부터 출력이 나오도록 되어 있고 밴드폭이 9GHz이다.
반면에, 병렬 궤환 트랜지스터를 이용하지 않고 에미터 폴로워와 저항으로 구성되는 병렬(shunt)궤환방식이 제안되었는데, 이 경우 차등 출력단의 아이 다이어그램(eye diagram)에서 11Gb/s가 얻어졌다.
이외에 45mA 변조 전류를 얻기 위하여 적응단의 내부 전압 스윙을 외부에서 조절하여 출력 트랜지스터의 전 출력 전류 영역에서 좋은 출력 파형이 나오도록 하였고, 이 경우 밴드폭이 5GHz이였다.
이에따른 제1도는 종래의 병렬 궤환 트랜지스터를 갖는 광대역 증폭 회로를 나타낸 것으로서, 그 구성은 제1마디(1), 제1저항 소자(2), 제2마디(3), 제1트랜지스터(5), 제4마디(6), 제1전류원(7), 제5마디(8), 제2트랜지스터(9), 제6마디(10), 제4저항소자(11), 그리고 제7마디(12)를 포함하는 외부 차동증폭기(100)와, 제2저항소자(15), 제8마디(16), 제3트랜지스터(17), 제9마디(18), 제2전류원(19), 제7트랜지스터(20), 제10마디(21), 그리고 제3저항소자를 포함하는 내부 차동증폭기(200)와, 제4트랜지스터(23), 제3전류원(25), 제4전류원(26), 제12마디(27), 그리고 제5트랜지스터(28)를 포함하는 에미터 폴로워 버퍼회로(300)와, 제5저항소자(29), 제13마디(30), 제9트랜지스터(31), 제14마디(32), 제5전류원(33), 제10트랜지스터(34), 제15마디(35), 그리고 제6저항소자(36)를 포함하는 부하(400)로 구성되어 있다.
상기에서 광대역 증폭기의 출력은 제8마디(16)와 제10마디(21)를 통해 출력된다.
또한 상기 제4트랜지스터(23)와 제5트랜지스터(28)의 컬렉터가 전원(VCC)이 인가되는 제16마디(37)에 연결되고, 상기한 전류원들은 모두 전원(-VEE)에 연결된 제17마디(38)에 연결된다.
이와같은 구성에 따라 외부 차동증폭기(100)와 내부 차동증폭기(200) 를 병렬 궤환 트랜지스터인 제8트랜지스터(13)와 제7트랜지스터(14)를 통하여 부궤환 시킴으로써 광대역 특성을 얻게 된다.
이때 출력은 제8마디(16)와 제10마디(21)로 부터 나오도록 되어 있고, Av1(전압 이득)특성은 식(1)과 같이 표현된다.
여기서 gm1은 제1트랜지스터(5)와 제2트랜지스터(9)의 전달 컨덕턴스(transconductance)이고, gm2 와 Cin 은 제3트랜지스터(17)과 제6트랜지스터(20)의 전달 컨덕턴스와 입력 커패시턴스(input capacitance)이다.
따라서, 대역폭은 gm2 RL/(Cin RB)이 된다.
그리고 에미터 폴로워 버퍼회로(300)가 연결되면 제4트랜지스터(23)와 제5트랜지스터(28)의 베이스와 콜렉터간의 기생용량인 Cc 가 제8마디(16)와 제16마디(37) 및 제10마디(21)와 제16마디(37)에 연결되어, Cc를 고려한 제11마디(24)와 제12마디(27)에서의 전압 이득 Av는 식(2)와 같이 표현된다.
따라서, 에미터 폴로워 버퍼 회로(300)는 대역폭을 다소 감소시키는 작용을 한다.
한편, 제11마디(24)와 제12마디(27)에서의 출력 저항(Ro)은 제3트랜지스터(17)와 제6트랜지스터(20)의 입력 저항을 rπ2, 제4트랜지스터(23)과 제5트랜지스터(28)의 입력 저항 및 전달 컨덕턴스를 각각 rπ4, gm4라고 할때 식(3)과 같이 표현된다.
광대역 증폭기는 부하가 연결된 상태에서 광대역 특성을 나타낼 수 있어야 하고, 병렬 궤환 트랜지스터 광대역 증폭기의 구조상 일반적으로 차동 증폭기 구조의 부하를 연결한다.
부하(400)가 연결되었을 때, 부하에 대한 입력 소스 저항은 전단의 출력 저항 Rc이 되며 제13마디(30)과 제15마디(35)에서의 전압 이득(AVL)은 식(4)와 같이 표현된다.
여기서 rπ5와 gm5는 제9트랜지스터(31)와 제10트랜지스터(34)의 베이스 저항 및 전달 컨덕턴스이고, Cin5 는 입력 기생 용량이다.
부하가 연결되면 부하에 의해서 극점(pole)이 1개 추가되며 대역폭은 저하되는 문제점이 있었다.
본 발명의 목적은 이종 접합 바이폴라 트랜지스터를 이용하여 광대역 증폭기를 설계할 때 병렬 궤환 트랜지스터(PFTs)의 출력부의 구성을 다르게 하여 기존의 PFT를 갖는 광대역 증폭기의 대역폭 저하 요소들을 감소시켜 대역폭을 개선하는데 그 목적이 있다.
상기목적을 달성하기 위한 본 발명의 기술적인 특징은, 병렬 궤환 트랜지스터인 제7트랜지스터의 에미터 마디인 제1마디 및 제8트랜지스터의 에미터 연결마디인 제7마디와 교류 접지점과의 사이에 용량성 소자를 연결하는 하나의 특징과, 제7트랜지스터의 에미터 마디인 제1마디와 제8트랜지스터의 에미터 마디인 제7마디에서 출력이 나오게 하는 다른 특징과, 제7트랜지스터의 에미터 마디인 제1마디와 제8트랜지스터의 에미터 마디인 제7마디에 에미터 폴로워 버퍼회로를 연결하여 에미터 폴로워 버퍼 트랜지스터인 제4트랜지스터(23)와 제5트랜지스터(28)의 콜렉터 기생용량을 활용하여 부궤환 전류를 누설시키는 또 다른 특징이 있다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 광대역 증폭기의 회로도이며, 상기 제1도와 다른 점은 에미터 폴로워 버퍼인 제4트랜지스터(23)와 제5트랜지스터(28)가 제1마디(1)와 제7마디(12)에 연결된다는 점이다.
병렬 궤환 트랜지스터(PFT)인 제7트랜지스터(14)와 제8트랜지스터(13)의 에미터에서 출력이 나오도록 한 것으로, 병렬 궤환 트랜지스터(PFT)의 에미터 제1마디(1)와 제7마디(12)의 출력 전압(Ve)은 제8마디(16)과 제10마디(21)의 전압(Vo)과 식(5)와 같은 관계를 갖는다.
여기서 rπ3와 ib는 각각 제7트랜지스터(14)와 제8트랜지스터(13)의 베이스 저항과 베이스 전류를 나타낸다.
ib의 크기 및 변화량은 각각 제1마디(1)과 제7마디(12)에서의 전압 이득 감소량과 대역폭 변화량에 기여할 수 있다.
그러나 ib의 값은 매우 적으므로 전압 이득의 감소는 미소하며, 더우기 ib변화량에 의한 대역폭 변화는 무시할 수 있다.
따라서 상기 제1마디(1)와 제7마디(12)에서의 전압 이득 특성은 제8마디(16)와 제10마디(21)에서의 전압 이득 특성과 비교할 때 미소한 전압 이득 감소 외에 대역폭은 거의 같은 특성을 나타내고, 제1마디(1)와 제7마디(12)에서의 전압 이득(AVE)은 식(6)과 같이 근사된다.
여기서 gm3는 제7트랜지스터(14)와 제8트랜지스터(13)의 전달 컨덕턴스이다.
에미터 폴로워 버퍼회로(300)가 연결되면 기생 용량 Cc는 제1마디(1)와 제5전류원(33) 및 제7마디(12)와 제5전류원(33)에 연결되며, 이를 고려한 제11마디(24)와 제12마디(27)에서의 전압 이득 AVE은 식(7)와 같이 표현된다.
식(2)와 비교할 때 (1 +SCB/gm3)의 영점(zero)이 발생하였고, 이는 극점의 영향을 상쇄시켜 대역폭을 증가시키게 된다.
즉, 제8마디(16)과 제10마디(21)로 부터 제2마디(3)와 제6마디(10)으로 부궤환되는 전류가 고주파 영역에서 Cc를 통해 누설 됨으로써 고주파 영역에서의 이득을 증가시켜 대역폭이 확장된다.
이와 같은 효과는 제1마디(1)와 제7마디(12)와 교류접지점(제2도에서 제16마디(37)와 제17마디(38)에 해당됨) 사이에 용량성 소자를 연결하면 나타나는 현상이며, 제4트랜지스터(23)와 제5트랜지스터(28)의 콜렉터 기생 용량(Cc)을 활용하지 않고 용량성 다이오드나 커패시터등 어떠한 형태의 용량성 소자로도 가능하다.
제3도는 실제 제작한 HBT(Heterojunction Bipolar Transistor)의 측정 파라미터를 이용하여 스파이스(SPICE) 시뮬레이션한 결과로 곡선1은 Av의 대역폭 특성, 곡선2는 Ave의 대역폭 특성을 나타내며, Ave의 대역폭이 Av의 대역폭에 비해 증가한 것을 알 수 있다.
한편, 제11마디(24)와 제12마디(27)에서의 출력저항(Roe)는 식(8)과 같이 표현된다.
식(3)의 Ro와 비교할 때 1/gm3RL만큼 감소한 것을 보여준다.
차동 증폭 형태의 부하(400)가 연결되었을 때 제13마디(30)와 제15마디(35)에서의 전압 이득(AVeL)은 식(9)와 같이 표현된다.
식(4)와 비교할 때 Roe가 Ro보다 1/gm3RL만큼 감소했으므로 극점이 더 높은 주파수대로 이동하여 대역폭이 증가되는 것을 알 수 있다.
제4도는 부하를 RLo= 50, 변조 전류량을 20mA로 놓고 스파이스(SPICE) 시뮬레이션한 결과로서 곡선1이 기존의 Av에 대한 대역폭 특성이고, 곡선2가 AveL에 대한 대역폭 특성으로 기존의 방법에 비해 대역폭이 상당히 증가 된 것을 알 수 있다.
이와같은 본 발명은 선행관련 논문들과는 달리 PFT의 에미터 마디와 교류 접지점 사이에 용량 소자를 연결하는 PFT를 이용한 광대역 증폭기 구조이고, PFT의 에미터 마디에서 출력이 나오도록 하는 PFT 광대역 증폭기 구조이며,PFT의 에미터 마디에 에미터 폴로워 버퍼를 연결하여 에미터 폴로워 버퍼 트랜지스터의 콜렉터 기생용량을 활용하여 부궤환 전류를 누설시키는 PFT 광대역 증폭기 구조라는 점이 다르다.
이상과 같은 본 발명은 기생용량의 활용 및 출력이 나오는 마디를 변경하여 종래의 PFT를 갖는 광대역 증폭기에 비해 회로의 복잡도를 전혀 증가시키지 않으면서 대역폭이 상당히 증가된 광대역 증폭기를 구현할 수 있다.
또한, 이종 접합 바이폴라 트랜지스터를 이용하여 제작하는 광통신용 아날로그 IC(LD 드라이버, 리미팅(Limitting) 증폭기)의 증폭 회로단에 활용하면 이들 IC의 대역폭을 상당히 확장시킬 수 있다.

Claims (3)

  1. 제1마디(1), 제1저항 소자(2), 제2마디(3), 제3마디(4), 제1트랜지스터(5), 제4마디(6), 제1전류원(7), 제5마디(8), 제2트랜지스터(9), 제6마디(10), 제4저항소자(11), 그리고 제7마디(12)를 포함하는 외부 차동증폭기(100)와, 제2저항소자(15), 제8마디(16), 제3트랜지스터(17), 제9마디(18), 제2전류원(19), 제7트랜지스터(20), 제10마디(21), 그리고 제3저항소자(22)를 포함하는 내부 차동증폭기(200)와, 제4트랜지스터(23), 제3전류원(25), 제4전류원(26), 제12마디(27), 그리고 제5트랜지스터(28)를 포함하는 에미터 폴로워 버퍼회로(300)와, 제5저항소자(29), 제13마디(30), 제9트랜지스터(31), 제14마디(32), 제5전류원(33), 제10트랜지스터(34), 제15마디(35), 그리고 제6저항소자(36)를 포함하는 부하(400)로 구성되는 광대역 증폭기 구조에 있어서, 상기 병렬 궤환 트랜지스터인 제7트랜지스터(14)의 에미터 마디인 제1마디(1) 및 제8트랜지스터(13)의 에미터 연결 마디인 제7마디(12)와 교류 접지점과의 사이에 용량성 소자를 연결하는 것을 특징으로 하는 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조.
  2. 제1항에 있어서, 상기 제7트랜지스터(14)의 에미터 마디인 제1마디(1)과 상기 제8트랜지스터(13)의 에미터 마디인 제7마디(12)에서 출력이 나오게 하는 것을 특징으로 하는 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조.
  3. 제1항에 있어서, 상기 제7트랜지스터(14)의 에미터 마디인 제1마디(1)와 상기 제8트랜지스터(13)의 에미터 마디인 제7마디(12)에 상기 에미터 폴로워 버퍼회로(300)를 연결하여 에미터 폴로워 버퍼 트랜지스터인 제4트랜지스터(23)와 제5트랜지스터(28)의 콜렉터 기생용량을 활용하여 부궤환 전류를 누설시키는 것을 특징으로 하는 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조.
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