JP2005136453A

JP2005136453A - ドライバ回路

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Publication number: JP2005136453A
Application number: JP2003366895A
Authority: JP
Inventors: Miyo Miyashita; 美代宮下; Kazuya Yamamoto; 和也山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-10-28
Filing date: 2003-10-28
Publication date: 2005-05-26
Anticipated expiration: 2023-10-28
Also published as: CA2475520A1; EP1528669A1; JP4377652B2; CA2475520C; CN1612341A; DE602004027337D1; CN100359690C; US20050088233A1; EP1528669B1; US7193463B2

Abstract

【課題】ＩＣ内部終端用の各終端端子を分離し、それぞれの端子と実装基板あるいはパッケージリードとが接続されるようにワイヤを配置することで、実装ごとに出力端子のワイヤ長あるいはワイヤの形状が異なった場合でも、インダクタピーキーング量あるいは出力整合を最適化することが出来るドライバ回路を提供する。
【解決手段】各々の入力がエミッタフォロアQ3,Q4の出力に接続された差動トランジスタペアQ1,Q2を有するドライバ回路において、前記差動トランジスタペアの終端端子を個別のボンディングパッドP3,P4に接続し、各ボンディングパッドP3,P4と実装基板あるいはパッケージリードとの間を、インダクタとして機能するワイヤL7,L8で個別に接続する。更に、差動トランジスタペアQ1,Q2の各ベースを抵抗R5,R6を通じて前段のトランジスタQ3,Q4のエミッタに接続する。
【選択図】図６

Description

この発明のドライバ回路は、その出力信号がワイヤなどの寄生インダクタンスを有する部材を介して次段のデバイスの入力に接続され、電流駆動あるいは電圧駆動するような出力ドライバ回路に関し、特に適用する材料や実装によって異なる寄生インダクタンスの影響を低減し、良好な出力整合と広帯域特性を維持できるようにしたドライバ回路に関する。

近年、インターネットの普及により、光通信用ICに要求される伝送速度は10Gb/s〜40Gb/sへと高速化の一途をたどっている。ICの高速化を実現するためには、ICを構成するトランジスタの高速応答特性の向上が必要であるとともに、実装時の帯域制限などの特性劣化を抑制する必要がある。特に、ICの出力端の寄生容量（パッド容量やトランジスタの出力容量など）や次段のデバイスの入力と接続するワイヤなどの寄生インダクタンスによるLC回路は帯域制限あるいは出力不整合が特性劣化の要因となる。

この問題を解決するため、従来はICの出力端に非特許文献１(“40Gb/s 2:1 Multiplexer and 1:2 Demultiplexer in 120nm CMOS,” ISSCC Digest of Technical Papers, pp.344-345, 2003)の図19.6.2に示されるようなフィルタを構成していた。

非特許文献１のフィルタを有するドライバ回路の従来構成例を図１１に示す。図１１において、ドライバ回路であるICチップ１は、差動トランジスタペアQ1,Q2と、差動トランジスタペアQ1,Q2のエミッタ端子とIC内の負電圧端子間に接続され、差動トランジスタペアで駆動する電流を設定するための定電流源I1と、エミッタ端子より取り出された出力信号を前記差動トランジスタペアQ1,Q2のベース端子に入力するエミッタフォロアトランジスタQ3,Q4と、それぞれ前記エミッタフォロアトランジスタQ3,Q4のエミッタ端子とIC内の負電圧端子間に接続され、Q3,Q4に流れる電流を設定するための定電流源I2,I3と、差動トランジスタペアQ1,Q2のコレクタ出力端子に接続されたIC内部整合用の終端抵抗R1,R2と、それぞれが差動トランジスタペアQ1,Q2のコレクタ出力とIC内の正電圧端子間に前記終端抵抗R1,R2を介して接続されたインダクタL1,L2と、IC１の差動出力部にそれぞれ設けられたボンディングパッドP1,P2と、それぞれが差動トランジスタペアQ1,Q2のコレクタ出力端子とボンディングパッドP1,P2間に挿入されたインダクタL3,L4と、IC内の正電圧に接続されたボンディングパッドP5と、IC内の負電圧に接続されたボンディングパッドP6とを有する。

ワイヤL9は、前記パッドP5と実装基板上の正電圧源とを接続し、ワイヤL10は、前記パッドP5と実装基板上の負電圧源とを接続する。

ICチップ１で駆動される光出力部２は、光変調器Dとこれに並列接続された抵抗３とからなり、光変調器Dのアノードは、ワイヤL5を通じて前記パッドP5に接続され、光変調器Dのカソードは正電圧源に接続される。そして、前記パッドP2と正電圧源との間に、ワイヤL6を介して終端抵抗R4が接続される。

図１１のドライバ回路において、終端抵抗R1,R2にそれぞれ直列に接続されたインダクタピーキング用インダクタL1,L2と、差動トランジスタペアQ1,Q2の各コレクタ出力と、IC出力パッドP1,P2間を接続するインダクタL3,L4との効果により、ICの広帯域特性を実現している。また、オンチップインダクタ(L1〜L4）、差動トランジスタペアQ1,Q2の出力容量、P1,P2のパッド容量およびボンディングワイヤL5,L6でフィルタを構成しており、Ｌ値を最適化することで、このフィルタ自身の遮断周波数を、IC全体の帯域制限の要因とならにないように十分高くすることが可能である。また、Ｌ値の最適化によりフィルタの特性インピーダンスを所望の値に設定することが可能になる。このようにフィルタを有する出力回路により、帯域の改善および良好な出力整合特性を実現していた。

また、非特許文献２(“20Gb/s transimpedance preamplifier and modulator driver in SiGe bipolar technology,” IEE Electron Lett. Vol.32.No.13,pp.1136-1137. 19,June,1997)では、ボンディングワイヤを終端抵抗に直列に挿入して、出力波形の立ち上がり／立ち下がりの時間を改善している。
"40Gb/s 2:1 Multiplexer and 1:2 Demultiplexer in 120nm CMOS," ISSCC Digest of Technical Papers, pp.344-345, 2003 "20Gb/s transimpedance preamplifier and modulator driver in SiGe bipolar technology," IEE Electron Lett. Vol.32.No.13, pp.1136-1137. 19, June, 1997

しかしながら、従来の形態のフィルタを有するドライバ回路では、設計時点でワイヤL5,L6のインダクタンスを特定する必要があり、たとえばレーザダイオードや光変調器を駆動するドライバなどでは、用途により使用するパッケージが異なったり、モジュールや伝送装置の小型化のためベアチップ実装されるたり、あるいはICの発熱の影響が光素子の特性に悪影響を及ぼさないようにするため故意にICと光素子との間隔をあけて長いワイヤで接続する場合もあり、ワイヤL5,L6のインダクタンスをあらかじめ一意に決定することが困難になってきた。

そのため、フィルタを構成しているにも関わらず、実装ごとに異なるインダクタンスの影響を受け帯域劣化や出力不整合を十分抑制することが出来ないという問題点があった。さらに、従来のエミッタフォロアからの信号を増幅する形態のドライバ回路においてフィルタを構成する場合、以下に詳述するように、エミッタフォロアの特性がドライバ回路の出力インピーダンスに影響を及ぼし、差動トランジスタペアQ1,Q2の出力容量が理想的な容量に見えなくなり、良好なフィルタ特性が得られないという問題があった。

差動増幅器の出力インピーダンス、エミッタフォロアの出力インピーダンスおよびエミッタフォロアを入力に接続したときの差動増幅器の出力インピーダンスへの影響について以下に述べる。図１２に基本的な差動増幅器の等価回路を示す。図１２(a) はトランジスタQ1,Q2および終端抵抗R1,R2を含む差動増幅器の回路図である。図１２(ａ)の差動増幅器に差動信号が入力される時には、共通エミッタ点が仮想設置点となり、その時差動増幅器はシングルエンド型の等価回路で置き換えられる。したがって、小信号等価回路は図１２(ｂ)で表される（参考文献：Analysis and Design of Analog Integrated Circuits − Fourth Edition−）。

図１２(ｂ)において、RSは入力信号源の出力インピーダンス、rbはベース抵抗、rπは入力抵抗、Cπはベース・エミッタ間容量、Cμはベース・コレクタ間容量、gmはトランスコンダクタンス、RLは終端抵抗R1またはR2の抵抗値、viは信号源の電圧、v1は抵抗rπの両端にかかる電圧、voは抵抗RLの両端より取り出される出力電圧である。

図１２(ｃ)は、図１２(ｂ)の等価回路より求めた出力インピーダンス等価回路を表す。図１２(ｃ)で示されるとおり、トランジスタQ1あるいはQ2の出力インピーダンスは並列に接続された２つのCR直列回路で表される。これらの２つのCR直列回路のうち、gmに比例した容量はトランジスタQ1あるいはQ2のコレクタ電流の条件により大きさが変化するため、コレクタ電流が大きいときは、gmに比例した容量で構成されるCR回路のインピーダンスが小さくなり支配的になるが、トランジスタがオフの状態ではgmが小さくなるとともにgmに比例した容量はCμよりも小さくなるため、今度はCμで構成されるCR回路のインピーダンスが支配的になる。結局、トランジスタQ1あるいはQ2の出力容量はどちらか支配的なCR回路のCとして見積もられる。

図１３はコレクタ電流が比較的大きい状態の差動増幅器のS22をスミスチャート上にプロットしたものである。図１３からも差動増幅器の出力インピーダンスが負荷抵抗RLとCR直列回路の並列回路で表され、つまりトランジスタの出力インピーダンスはCR直列回路で表されることがわかる。従って、フィルタを構成する場合には、本スミスチャート上から見積もられるCR直列回路のＣの値を考慮して設計することになる。

次に、エミッタフォロアの出力インピーダンスについて述べる。図１４に基本的なエミッタフォロアの等価回路を示す。図１４(ａ) はトランジスタQ3またはQ4を含むエミッタフォロア回路の回路図である。また、エミッタフォロア回路の小信号等価回路は図１４(ｂ)で表される。本等価回路より求めた出力インピーダンス等価回路は、高速回路においてI2およびI3が数百μA以上で1/gm＝(RS＋rb)である場合には誘導性動作となるため、図１４(ｃ)のように表わされる（参考文献：Analysis and Design of Analog Integrated Circuits − Fourth Edition−）。

図１５はエミッタフォロアのS22をスミスチャート上にプロットしたものである。図１５からもエミッタフォロアの出力インピーダンスが誘導性で表されることがわかる。

エミッタフォロアの出力インピーダンスが誘導性を示すことによって、差動増幅器の出力インピーダンスに与える影響について図１６および１７に示す。図１６(ａ) は入力にエミッタフォロアを接続したときの差動増幅器の等価回路を示したもので、図１２(ｂ)の入力信号源の出力インピーダンスRSをエミッタフォロアの出力インピーダンスZout_efで置き換えている。

図１６(ｂ)は図１６(ａ)で表される等価回路より得られる出力インピーダンス等価回路を示している。本等価回路中に周波数ωの２乗に反比例する抵抗Roscが表れることにより、また、CπとLとの並列共振回路が形成されることにより、トランジスタQ1あるいはQ2の出力インピーダンスは単純なCR直列回路とみなせなくなる。

図１７は差動増幅器の入力にエミッタフォロアを接続したときの差動増幅器のS22を示す。図１３で示されるS22と比べてグラフは外側に膨らんだ形になっているが、これは抵抗Roscの影響を反映している。このように、エミッタフォロアの出力の誘導性動作が差動増幅器の出力インピーダンスに影響を及ぼす結果、差動トランジスタペアQ1,Q2の出力容量を構成要素とするドライバ回路出力のフィルタ特性に影響を及ぼし、所望のインダクタピーキング量あるいは出力整合を得ることが困難となり、ドライバ回路の帯域劣化あるいは出力不整合の原因となる。

この発明は上記のような問題点を解消するためになされたもので、IC内部終端用の各終端端子が、IC内部で相互に結合した状態でワイヤを介して外部に接続されるのではなく、各終端端子を分離し、それぞれの端子と実装基板あるいはパッケージリードとが接続されるようにワイヤを配置したことを特徴としている。さらに、そのワイヤのインダクタで所望のインダクタピーキング量あるいは出力整合を得るためにダンピング抵抗を追加したことを特徴としている。

上記インダクタおよびダンピング抵抗を備えることで、回路設計時に出力端子のワイヤのインダクタンスを一意に決定することなく、実装ごとに出力端子のワイヤ長あるいはワイヤの形状が行った場合でも、インダクタピーキング量あるいは出力整合を最適化することが出来るため、実装時における波形ひずみを低減し、広帯域特性を実現することができる。

実施の形態１．
図１は、本発明の実施の形態１に係わるドライバ回路の構成例である。図１１の回路と比較してわかるように、図１では、IC内部終端用の各終端端子を相互に接続するのではなく、差動トランジスタペアQ1,Q2の各終端端子と、前段のトランジスタQ3,Q4のコレクタを、個別のボンディングパッドP3,P4,P5に接続し、そして、各ボンディングパッドP3,P4,P5は、それぞれワイヤL7,L8,L9を通じて正電圧源に接続される。

ワイヤL7,L8のワイヤの長さ等を変えることにより、インダクタンスの値を調整できる。もし、出力端子側のインダクタL3,L4が実装上長くなり、IC設計時よりもそのインダクタンスが大きくなった場合、出力端子P1、P2から光出力部２あるいは終端抵抗R4を見たときの抵抗が高周波において高くなり、出力信号ロスが大きくなるので帯域が劣化することになる。しかしながら、ワイヤL7,L8のインダクタンスを同時に大きくすると、トランジスタQ1,Q2の負荷抵抗が高周波で大きくなりピーキング量が増すので、前記ロスによる帯域劣化を補償することができる。

ワイヤL7,L8によるインダクタンス挿入による帯域改善効果を図２〜４に示す。図２において、実線は従来のフィルタを有するドライバ回路の利得の周波数特性、点線は従来構成のドライバ回路の出力端子のインダクタL3,L4のインダクタンスが２倍になったときの周波数特性、２点鎖線は、前記インダクタL3,L4のインダクタンスが２倍の状態で実施例1の構成を適用し、ワイヤL7,L8のインダクタンスをL3,L4と同じとしたときの周波数特性、１点鎖線はこの実施の形態１の構成でL3,L4よりも大きなインダクタンスのワイヤL7,L8を挿入したときの周波数特性を示す。

従来回路でL3,L4の値が設計値よりも大きくなった場合、4ＧＨz以上の高周波で帯域が劣化している。しかしながら、実施例１のようにL7,L8を挿入することにより帯域は従来回路よりも広帯域化することも可能になる。図３は先に述べた各条件における群遅延特性を示す。設計時よりも出力ワイヤL3,L4のインダクタンスが大きくなると周波数の変化に対する群遅延特性の変化量が高周波域で増加傾向にあるが、L7,L8を挿入することにより群遅延特性の変化量が抑制することが可能であることがわかる。図４は先に述べた各条件における出力反射減衰量S22特性を示す。従来回路において、設計時よりもL3,L4が大きくなることで高周波での出力反射減衰量が劣化する。しかしながら、実施の形態１の構成でワイヤL7,L8の長さを変化させることにより、出力反射減衰量は改善されている。

実施の形態２．
図５は、本発明の実施の形態１に係わるドライバ回路におけるフィルタ部分のレイアウト具体例である。図５において、３はパッケージのリードである。図２〜４に示されるように、ワイヤL5,L6が長くなることによる特性劣化を補償するには、ワイヤL7,L8も同様に長くする必要がある。図５のように、ICチップ１の同一辺上にパッドP1,P2,P3及びP4を配置すると、チップ１とパッケージリード３間のとの距離が実装形態あるいは実装ごとのチップ位置のバラツキにより、L5,L6の長さが変化したとしても、L7,L8も同様に長さが変化するため、L5,L6の長さがドライバ特性に与える影響を自動的に補償することができる。

実施の形態３．
図６は、本発明の実施の形態３に係わるドライバ回路の構成例である。図６においては、図１の回路に対し、エミッタフォロアトランジスタQ3,Q4の各エミッタ出力と差動トランジスタペアQ1,Q2の各ベース入力との間に抵抗R5およびR6をそれぞれ挿入している。

エミッタフォロア出力とエミッタ接地のベース入力間を結合することにより形成される共振回路に対し、抵抗R5,R6はダンピング抵抗の役割をする。抵抗R5,R6を挿入するということは、図１６(b)においてrbの値を増加したことに等しい。rbが大きくなると、Roscに並列に接続されているCμ＊gm＊rbで表される容量が大きくなる。この容量が増加してRoscよりもインピーダンスが十分小さくなればRoscの影響が見えにくくなる。CπとLとの並列共振回路においても同様で、Ｌに直列に接続されているrbを大きくすることで共振回路のダンピングの効果が得られる。

図７において、実線はダンピング抵抗が無いときのS22、点線はR5,R6を５ΩにしたときのS22、一点鎖線はR5,R6を20ΩにしたときのS22を示している。抵抗を大きくしていくと徐々に図１７に示されるS22特性に形状が一致していくのがわかる。このように、挿入した抵抗R5,R6は、エミッタフォロアのインピーダンスが誘導性を示しても、それによる影響を抑制することが出来、差動トランジスタペアQ1,Q2の出力容量を理想的な容量に近づけることが出来る。ただし、ダンピング抵抗R5,R6の挿入はベース抵抗rbを増加させることに等しく、不用意に抵抗値を増大すると帯域特性に影響を与えるため、帯域特性と出力整合特性のトレードオフで最適値を決定する必要がある。

このようなダンピング抵抗値の最適化の結果、ドライバ回路の差動トランジスタペアの出力容量をより理想的な容量に近づくため、ドライバ回路出力のフィルタ設計が容易になり、より理想的なフィルタ特性を実現することができる。

実施の形態４．
図８は、本発明の実施の形態４に係るドライバ回路の構成例である。図８においては、図１の回路に対し、それぞれエミッタフォロアトランジスタQ3,Q4のエミッタ出力と電流源I2,I3との間に、抵抗R7およびR8をそれぞれ挿入し、それぞれの抵抗と電流源の結合点から差動トランジスタペアQ1,Q2のベース入力への信号が取り出されている。

このように抵抗R7,R8を挿入すると、等価回路上、エミッタフォロアトランジスタQ3,Q4出力と差動トランジスタペアQ1,Q2のベース入力間に直列にダンピング抵抗が挿入されたことになり、実施の形態３と同様の効果を奏する。

実施の形態５．
図９は、本発明の実施例５に係るドライバ回路の構成例である。この図９の回路は、実施の形態２で示したダンピング抵抗R5,R6を、図１１の従来のドライバ回路に適用したものであり、この回路構成においても、エミッタフォロアの出力インピーダンスの誘導性動作が差動増幅器の出力インピーダンスに与える影響を抑制し、実施の形態３と同様の効果を奏する。

実施の形態６．
図１０は、本発明の実施例６に係るドライバ回路の構成例である。この図１０の回路は、実施の形態３で示したダンピング抵抗R7,R8を、図１１の従来のドライバ回路に適用したものであり、この回路構成においても、エミッタフォロアの出力インピーダンスの誘導性動作が差動増幅器の出力インピーダンスに与える影響を抑制し、実施例３と同様の効果を奏する。

実施の形態１に係るドライバ回路の回路図実施の形態１に係るドライバ回路および従来のドライバ回路の利得周波数特性図実施の形態１に係るドライバ回路および従来のドライバ回路の群遅延特性図実施の形態１に係るドライバ回路および従来のドライバ回路の出力反射減衰量S22の図実施の形態２に係るドライバ回路のフィルタ部分の具体的なレイアウト図実施の形態３に係るドライバ回路の回路図差動回路の入力にエミッタフォロアを接続したときのS22のダンピング抵抗値依存図実施の形態４に係るドライバ回路の回路図実施の形態５に係るドライバ回路の回路図実施の形態６に係るドライバ回路の回路図従来のドライバ回路の回路図基本的な差動増幅器の等価回路図基本的な差動増幅器のS22のスミスチャート基本的なエミッタフォロアの等価回路図基本的なエミッタフォロアのS22のスミスチャート差動回路の入力にエミッタフォロアを接続したときの等価回路図差動回路の入力にエミッタフォロアを接続したときのS22のスミスチャート

符号の説明

１ ICチップ
２光出力部
R1〜R8 抵抗
Q1,Q2 差動トランジスタペア
Q3,Q4 エミッタフォロアトランジスタ
P1〜P5 ボンディングパッド
L1〜L4 インダクタ
L5,L6,L7,L9,L9 ワイヤ

Claims

各々の入力がエミッタフォロアの出力に接続された差動トランジスタペアを有するドライバ回路において、前記差動トランジスタペアの終端端子を個別のボンディングパッド(P3,P4)に接続し、各ボンディングパッド(P3,P4)と実装基板あるいはパッケージリードとの間を、インダクタとして機能するワイヤ(L7,L8)で個別に接続したことを特徴とするドライバ回路。
差動トランジスタペアの各ベースを、抵抗を通じて前記エミッタフォロアを構成するトランジスタのエミッタに接続した請求項１記載のドライバ回路。
前記差動トランジスタペアの出力端子側に設けたインダクタ(L5,L6)の値に応じ、前記ワイヤの長さを加減する請求項１または２記載のドライバ回路。
前記差動トランジスタペアの出力端子側のボンディングパッド(P1,P2)と、前記ボンディングパッド(P3,P4)とを、当該ドライバ回路が実装されるチップの同一辺上に配置した請求項１〜３のいずれかに記載のドライバ回路。