JP2015019134A - 出力回路および送受信回路 - Google Patents

Abstract

【課題】低周波から高周波までの広帯域にわたって良好なインピーダンス整合を得る。
【解決手段】トランジスタＱ₁の負荷抵抗Ｒ_Lに対して、可変インダクタ回路１１を直列接続し、入力された制御信号Ｖ_cに応じて負荷インダクタンスＬ_Lを変化させることにより、出力信号Ｖ_oの出力インピーダンスＺ_o’を調整する。
【選択図】 図１

Description

本発明は、電子回路で使われる出力回路に関するもので、特に、出力インピーダンス値を制御可能な出力整合回路に関するものである。さらに、高速信号を送受信する信号送受信回路において、広い周波数帯で出力インピーダンス整合を持つ信号出力回路に関するものである。

具体的には、半導体集積回路上に形成される電子回路に提供されるものである。さらに、光基幹伝送システム、光アクセスシステム、光インターコネクション等の各種光伝送システムに用いられる光送受信用ＩＣ、ならびにこれを用いた高速光送受信モジュール、光送受信トランシーバなどに高速信号送受信回路として適用されるものである。本発明は、情報伝達の大容量化とともに、高速化が求められる上記信号送受信回路において、広帯域な出力インピーダンス整合特性を実現することにより、高速動作可能な信号出力回路を提供するものである。

インターネットや移動通信の進展とともに伝送されるデータ量が飛躍的に増大しており、伝送装置の大容量化が求められている。この大容量化を実現するために、光送受信器などの信号送受信回路の高速化が求められている。高速信号を送信、受信するために信号伝達の反射による信号劣化をなくすために、一般に、入出力回路にインピーダンス整合回路が用いられる。

図９は、高速信号の送受信を行う一般的な送受信回路の構成例である。この送受信回路５０には、入力回路５１、出力回路５３、および信号処理を行う内部回路５２が設けられている。
送受信回路５０は、信号源Ｖ_sからの信号を、信号源インピーダンスＲｓとインピーダンス整合をとった入力回路５１で受信し、内部回路５２で等化増幅や信号処理を行い、終端抵抗Ｒ_oとインピーダンス整合をとった出力回路５３から信号を出力する（例えば、特許文献１、非特許文献１など参照）。

図１０は、従来の出力回路の構成例である。この出力回路５３には、トランジスタＱ₆および負荷抵抗Ｒ_Lから構成されており、Ｑ₆のベース端子は入力信号Ｖ_inが接続されており、Ｑ₆のエミッタ端子は接地電位に接続されている。また、Ｑ₆のコレクタ端子はＲ_Lを介して電源電位ＶＣＣに接続されており、このコレクタ端子から出力信号Ｖ_oが出力される。

図１１は、図１０の出力回路の等価回路である。ここでは、等価回路６０がＱ₆に相当しており、このうち、ｒ_inはＱ₆の等価入力抵抗、Ｃ_inは入力寄生容量、Ｖ_beはベース−エミッタ間電圧、ｇ_mは相互コンダクタンス、ｒ_oは等価出力抵抗、Ｃ_oは出力寄生容量である。この等価回路６０には、出力インピーダンスＲ_inの入力信号Ｖ_inが入力される。

したがって、図１１から分かるように、出力回路５３を等価的に分析した場合、出力信号Ｖ_oには、等価出力抵抗ｒ_o、出力寄生容量Ｃ_o、負荷抵抗Ｒ_L、および外部の終端抵抗Ｒ_oがそれぞれ並列的に接続された状態となる。これにより、出力回路の出力インピーダンスＺ_oは、次の式（１）のように表すことができる。

このため、この式（１）で得られる出力インピーダンスＺ_oと終端抵抗Ｒ_oとのインピーダンスを整合させることにより、出力回路５３において、Ｒ_o側からの出力信号Ｖ_oの反射による信号劣化を抑制できることが分かる。

特開２００４−０４０４６５号公報

F. Shang, P. Miao,L. Tian, Y. Chen, Y. T. Lee, and B. Jeong, "0.18 μm CMOS limiting amplifier for 10Gb/s optical receiver", IEEE Microwave Workshop Series on MillimeterWave Wireless Technology and Applications (IMWS), 2012 IEEE MTT-S International.3

通常、高速信号回路における出力回路の負荷抵抗Ｒ_Lとしては、５０Ω程度が用いられる。このため、前述の図１１に示した等価回路６０において、Ｑ₆として用いられる一般的な高速信号用トランジスタの等価出力抵抗ｒ_oは５０Ωより大きく、ｒ_o＞＞Ｒ_Lと見なせることから、前述した式（１）は、次の式（２）のように表すことができる。

この式（２）から、高周波では寄生容量の影響により、出力インピーダンスＺ_oはＲ_Lの値よりも低くなってしまうことがわかる。

また、反射係数Γは、次の式（３）に示すように表すことができる。

この式（３）において、Ｒ_L＝Ｒ_oと設定すると、低周波では寄生容量の影響が少ないため、反射係数はほぼ「０」となり、波形劣化は少ない。
しかしながら、伝送する信号が高速になると高周波まで反射係数を低く保つ必要があるが、高周波では寄生容量の影響が大きくなる。このため、前述の式（２）からわかるように、出力インピーダンスＺ_oは、高周波でＲ_L（＝Ｒ_o）より低くなってしまう。

したがって、高周波では波形劣化が大きくなるという問題があった。さらに、集積回路においては、信号を取り出すためにパッケージや信号配線等が必要で、高周波信号の伝送では、これらの寄生容量の影響も大きくなるという問題があった。

また、光通信やデータバス伝送などの高速信号伝送で主に用いられる符号形式であるＮＲＺ（Non-Return to Zro）などのディジタル信号伝送には、伝送信号に広い周波数成分が含まれており、広帯域な信号伝送特性が求められる。
これに対し、従来は、出力抵抗となる負荷抵抗Ｒ_Lの値を、終端抵抗Ｒ_oになるべく一致させる手法が一般に用いられている。また、特に高速信号を扱う場合、負荷抵抗Ｒ_Lを、高めに設定することで高周波での反射を改善する手法もとられるが、低周波での反射が劣化するという問題がある。

図１２は、図１０の出力回路にかかる反射特性（シミュレーション結果）を示すグラフである。ここでは、終端抵抗Ｒ_oを５０Ωとし、負荷抵抗Ｒ_Lを５０Ω、６０Ω、７０Ωとした際の出力回路５３の反射係数Γを、低周波１ＧＨｚから高周波１００ＧＨｚまでの広帯域にわたってシミュレーションで求め、これら負荷抵抗Ｒ_L＝５０Ω、６０Ω、７０Ωごとに、反射係数Γの周波数変化を示す反射特性７１，７２，７３を得た。

図１２において、これら反射特性７１，７２，７３を比較すると、Ｒ_LをＲ_oより大きくするに従って、高周波側では反射係数Γが徐々に小さくなっているのに対して、低周波側では反射係数Γが徐々に大きくなっている。これにより、信号周波数の変化に応じてΓが大きく変化していることから、広帯域にわたり安定した反射係数Γが得られておらず、終端抵抗Ｒ_oとのインピーダンス整合がとれていないことがわかる。

したがって、従来のような負荷抵抗Ｒ_Lの値設定によるインピーダンス整合回路技術では、トランジスタの寄生容量のほか、集積回路外部のパッケージや配線などの寄生容量の影響により、低周波から高周波まで良好なインピーダンス整合を得ることが難しいという問題があった。
本発明はこのような課題を解決するためのものであり、低周波から高周波までの広帯域にわたって良好なインピーダンス整合を得ることができる出力回路技術を提供することを目的としている。

このような目的を達成するために、本発明にかかる出力回路は、ベース端子に入力された入力信号を増幅し、得られた出力信号をコレクタ端子から出力するエミッタ接地のトランジスタと、電源電位と前記コレクタ端子との間に接続された負荷抵抗と、前記負荷抵抗に対して直列接続されて、入力された制御信号に応じて負荷インダクタンスを変化させることにより、前記出力信号の出力インピーダンスを調整する可変インダクタ回路とを備えている。

また、本発明にかかる上記出力回路の一構成例は、前記可変インダクタ回路が、直列接続された複数のインダクタと、これらインダクタのうちの少なくともいずれか１つと並列接続されて、前記制御信号に応じて当該インダクタの両端を短絡または開放するスイッチング素子とを有するものである。

また、本発明にかかる上記出力回路の一構成例は、前記スイッチング素子が、ドレイン端子が前記インダクタの一端に接続され、ソース端子が当該インダクタの他端に接続され、ゲート端子に入力された前記制御信号の電圧に応じて当該インダクタの両端を短絡または開放するＦＥＴからなるものである。

また、本発明にかかる上記出力回路の一構成例は、入力された外部インターフェース信号に応じて、前記スイッチング素子をオン／オフ制御する前記制御信号を生成する制御回路をさらに備えるものである。

また、本発明にかかる上記出力回路の一構成例は、前記外部インターフェース信号が、前記スイッチング素子のオン／オフを指示するシリアルディジタル信号からなり、前記制御回路は、前記シリアルディジタル信号をシリアル／パラレル変換した後、ディジタル／アナログ変換することにより、前記スイッチング素子をオン／オフ制御するための前記制御信号を生成するものである。

また、本発明にかかる上記出力回路の一構成例は、前記トランジスタが、ゲート端子に入力された前記入力信号を増幅し、得られた出力信号をドレイン端子から出力するソース接地のＦＥＴからなるものである。

また、本発明にかかる送受信回路は、入力された信号を増幅して出力する入力回路と、前記入力回路から出力された信号を信号処理して出力する内部回路と、請求項１〜請求項６のいずれかに記載の出力回路からなり、前記内部回路から出力された信号を、入力された制御信号に応じた出力インピーダンスで出力する出力回路とを備えている。

また、本発明にかかる他の送受信回路は、入力された信号を増幅して出力する入力回路と、前記入力回路から出力された信号を信号処理して出力する内部回路と、請求項２または請求項３に記載の出力回路からなり、前記内部回路から出力された信号を、入力された制御信号に応じた出力インピーダンスで出力する出力回路と、入力された外部インターフェース信号に応じて、前記スイッチング素子をオン／オフ制御する前記制御信号を生成する制御回路とを備えている。

本発明によれば、トランジスタの出力寄生容量による周波数特性の変化、さらには終端抵抗と並列して存在しうる外部負荷容量による周波数特性の変化が、可変インダクタ回路の負荷インダクタンスによる周波数特性で補われることになる。
したがって、可変インダクタ回路において、制御信号により負荷インダクタンスを調整することにより、トランジスタの出力寄生容量、さらには外部負荷容量によるインピーダンス変化に対して、より適切なインピーダンス整合が可能となる。

このため、集積回路においてパッケージや信号配線などの外部負荷容量が異なる場合においても、本発明にかかる出力回路を適用すれば、出力インピーダンスについて最適な周波数整合特性を得ることができる。これにより、集積回路の出力回路において、従来技術では困難であった、異なる出力負荷条件に対し、出力整合の周波数特性を広帯域に補正でき、波形劣化を大きく改善することが可能となる。

第１の実施の形態にかかる出力回路の構成を示す回路図である。 可変インダクタ回路の構成例である。 可変インダクタ回路の他の構成例である。 図１の出力回路を示す等価回路図である。 図１の出力回路にかかる反射特性（シミュレーション結果）を示すグラフである。 図１の出力回路にかかる他の反射特性（シミュレーション結果）を示すグラフである。 第２の実施の形態にかかる送受信回路を示すブロック図である。 制御回路の構成例である。 高速信号の送受信を行う一般的な送受信回路の構成例である。 従来の出力回路の構成例である。 図１０の出力回路の等価回路である。 図１０の出力回路にかかる反射特性（シミュレーション結果）を示すグラフである。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる出力回路１０について説明する。図１は、第１の実施の形態にかかる出力回路の構成を示す回路図である。

この出力回路１０は、高速信号の送受信を行う送受信回路で用いられて、入力された入力信号Ｖ_inを、外部の終端抵抗Ｒ_oとインピーダンス整合させて、出力信号Ｖ_oとして出力する機能を有している。
本発明にかかる出力回路の特徴は、トランジスタＱ₁の負荷抵抗Ｒ_Lに対して、可変インダクタ回路１１を直列接続した点にある。

すなわち、出力回路１０は、図１に示すように、信号入力端子Ｔ_inを介してベース端子に入力された入力信号Ｖ_inを増幅し、得られた出力信号Ｖ_oをコレクタ端子から信号出力端子Ｔ_oを介して終端抵抗Ｒ_oへ出力するエミッタ接地のトランジスタＱ₁と、電源電位ＶＣＣとコレクタ端子との間に接続された負荷抵抗Ｒ_Lと、このＲ_Lに対して直列接続されて、制御入力端子Ｔ_cを介して入力された制御信号Ｖ_cに応じてインダクタンスを変化させることにより、出力信号Ｖ_oの出力インピーダンスＺ_oを調整する可変インダクタ回路１１とを備えている。

本実施の形態では、トランジスタＱ₁として、ＮＰＮ型のバイポーラトランジスタを用いた場合を例として説明するが、Ｑ₁として、ゲート端子に入力された入力信号Ｖ_inを増幅し、得られた出力信号Ｖ_oをドレイン端子から出力するソース接地のＦＥＴ、例えばＮ型ＭＯＳＦＥＴを用いてもよい。
また、Ｑ₁として、ＰＮＰ型のバイポーラトランジスタや、Ｐ型ＭＯＳＦＥＴなど、他の能動素子を用いてもよい。

図２は、可変インダクタ回路の構成例である。この可変インダクタ回路１１は、接続端子Ｐ₁，Ｐ₂の間に直列接続された２つのインダクタＬ₀，Ｌ₁と、これらインダクタＬ₀，Ｌ₁のうちインダクタＬ₁と並列接続されて、制御信号Ｖ_cに応じて当該インダクタの両端を短絡または開放するスイッチング素子ＳＷとを有している。

また、この構成例では、スイッチング素子ＳＷとして、ドレイン端子がインダクタＬ₁の一端に接続され、ソース端子が当該インダクタＬ₁の他端に接続され、ゲート端子に入力された制御信号Ｖ_cの電圧に応じてインダクタＬ₁の両端を短絡または開放するＦＥＴＭ、例えばＮ型ＭＯＳＦＥＴが用いられている。この場合、ＳＷを短絡させるには、制御信号Ｖ_cの電圧を制御して、Ｍを完全にオン状態（オン抵抗＝０）とさせるとともに、ＳＷを開放させるには、同じく制御信号Ｖ_cの電圧を制御して、Ｍを完全にオフ状態（オン抵抗＝無限大）とさせればよい。

スイッチング素子ＳＷは、制御端子Ｐ_cを介して入力された制御信号Ｖ_cに応じてオン／オフ動作する。このため、ＳＷがオフの場合には、接続端子Ｐ₁，Ｐ₂の間にＬ₀，Ｌ₁が直列接続されるため、接続端子Ｐ₁，Ｐ₂間のインダクタンスは、Ｌ₀＋Ｌ₁となる。一方、ＳＷがオンの場合には、Ｌ₁の両端がＳＷで短絡されるため、接続端子Ｐ₁，Ｐ₂の間にＬ₀，Ｌ₁が直列接続されるため、接続端子Ｐ₁，Ｐ₂間のインダクタンスはＬ₀のみとなる。これにより、制御信号Ｖ_cに応じて可変インダクタ回路１１全体のインダクタンス、すなわち負荷インダクタンスＬ_Lが変化する。

図３は、可変インダクタ回路の他の構成例である。この可変インダクタ回路１１は、接続端子Ｐ₁，Ｐ₂の間に直列接続されたｎ＋１個（ｎは２以上の整数）のインダクタＬ₀，Ｌ₁，…，Ｌ_nと、これらインダクタＬ₀，Ｌ₁，…，Ｌ_nのうちインダクタＬ_i（ｉ＝１〜ｎ）と並列接続されて、制御端子Ｐ_cｉを介して入力された制御信号Ｖ_ciに応じて当該インダクタＬ_iの両端を短絡または開放するスイッチング素子ＳＷ_iとを有している。
また、この構成例でも、スイッチング素子ＳＷ₁，…，ＳＷ_nとしては、図２と同様にして、例えばＮ型ＭＯＳＦＥＴからなるＦＥＴＭ₁，…，ＦＥＴｎが用いられている。

なお、図３では、Ｌ₀以外のインダクタのすべてにＳＷを設けた場合を例として説明したが、これに限定されるものではなく、１つ以上の任意のインダクタＬ_i（ｉ＝１〜ｎ）にＳＷ_iを設けてあれば、制御信号制御信号Ｖ_ciに応じて接続端子Ｐ₁，Ｐ₂間のインダクタンス、すなわち負荷インダクタンスＬ_Lを変化させることができる。また、複数のインダクタンスにＳＷを設けて個別に切替制御することにより、負荷インダクタンスＬ_Lの可変範囲を広げたり、可変分解能を高くしたりすることができ、インピーダンス整合について高い適応性を得ることが可能となる。

［第１の実施の形態の動作］
次に、図４を参照して、本実施の形態にかかる出力回路の動作について説明する。図４は、図１の出力回路を示す等価回路図である。

図４において、等価回路２０がトランジスタＱ₁に相当しており、このうち、ｒ_inはＱ₁の等価入力抵抗、Ｃ_inは入力寄生容量、Ｖ_beはベース−エミッタ間電圧、ｇ_mは相互コンダクタンス、ｒ_oは等価出力抵抗、Ｃ_oは出力寄生容量である。この等価回路２０には、出力インピーダンスＲ_inの入力信号Ｖ_inが入力される。

したがって、図４から分かるように、出力回路１０を等価的に分析した場合、出力信号Ｖ_oには、等価出力抵抗ｒ_o、出力寄生容量Ｃ_o、負荷抵抗Ｒ_Lと可変インダクタ回路１１による負荷インダクタンスＬ_Lとの直列接続回路、および終端抵抗Ｒ_oがそれぞれ並列的に接続された状態となる。これにより、出力回路の出力インピーダンスＺ_o’は、次の式（４）のように表すことができる。

ここで、通常、高速信号回路における出力回路の負荷抵抗Ｒ_Lとしては、５０Ω程度が用いられる。このため、図４に示した等価回路２０において、Ｑ₁として用いられる一般的な高速信号用トランジスタの等価出力抵抗ｒ_oは５０Ωより大きく、ｒ_o＞＞Ｒ_Lと見なせることから、前述した式（４）は、次の式（５）のように表すことができる。

この式（５）において、分母には、出力寄生容量Ｃ_oによる周波数特性を持ったＣ_o虚数項が含まれており、高周波においてこのＣ_o虚数項の値が大きくなるため、Ｚ_o’が小さくなることが分かる。一方、同じく分母には、負荷インダクタンスＬ_Lによる周波数特性を持ったＬ_L虚数項も含まれており、高周波においてこのＬ_L虚数項の値が大きくなるため、Ｃ_o虚数項によるＺ_o’の低下を補う働きをする。

さらに、可変インダクタ回路１１において、制御信号Ｖ_cにより負荷インダクタンスＬ_Lを調整することにより、Ｑ₁の出力寄生容量Ｃ_o、さらには終端抵抗Ｒ_oと並列して存在しうる外部負荷容量Ｃ_Lによるインピーダンス低下に対して、より適切なインピーダンス整合が可能となる。

図５は、図１の出力回路にかかる反射特性（シミュレーション結果）を示すグラフである。ここでは、前述した図１１と同様の条件下において、終端抵抗Ｒ_oを５０Ωとするとともに負荷インダクタンスＬ_Lを０．２ｎＨとし、負荷抵抗Ｒ_Lを５０Ω、６０Ω、７０Ωとした際の出力回路１０の反射係数Γを、低周波１ＧＨｚから高周波１００ＧＨｚまでの広帯域にわたってシミュレーションで求め、これら負荷抵抗Ｒ_L＝５０Ω、６０Ω、７０Ωごとに、反射係数Γの周波数変化を示す反射特性３１，３２，３３を得た。なお、反射特性３０は図１２に示した従来の出力回路による反射特性７１である。

図５において、これら反射特性３１，３２，３３を比較すると、Ｒ_LをＲ_oより大きくするに従って、高周波側では反射係数Γのばらつきが一定しており、反射特性３０と比較して反射係数Γの低減が抑制されている。これにより、信号周波数の変化に応じたΓの変化が抑制されていることから、広帯域にわたりより安定した反射係数Γが得られており、終端抵抗Ｒ_oとのインピーダンス整合がとり易いことがわかる。

また、図６は、図１の出力回路にかかる他の反射特性（シミュレーション結果）を示すグラフである。ここでは、前述した図５と同様の条件下において、終端抵抗Ｒ_oを５０Ωとするとともに負荷抵抗Ｒ_Lを５０Ωとし、負荷インダクタンスＬ_Lを０．５ｎＨ、１ｎＨ、２ｎＨ、４ｎＨとした際の出力回路１０の反射係数Γを、低周波１０ＭＨｚから高周波１００ＧＨｚまでの広帯域にわたってシミュレーションで求め、これら負荷インダクタンスＬ_L＝０．５ｎＨ、１ｎＨ、２ｎＨ、４ｎＨごとに、反射係数Γの周波数変化を示す反射特性４１，４２，４３，４４を得た。なお、反射特性４０は図１２に示した従来の出力回路による反射特性７１である。

図６において、これら反射特性４１，４２，４３，４４を比較すると、Ｌ_Lの変化に応じて、反射特性４１，４２，４３，４４が変化しており、このうちＬ_L＝０５ｎＨの特性４１が、低周波１０ＭＨｚから高周波１００ＧＨｚまでの広帯域にわたって最も安定していることが分かる。これにより、信号周波数の変化に応じたΓの変化が抑制されていることから、広帯域にわたりより安定した反射係数Γが得られており、終端抵抗Ｒ_oとのインピーダンス整合がとり易くなることがわかる。

［第１の実施の形態の効果］
このように、本実施の形態は、トランジスタＱ₁の負荷抵抗Ｒ_Lに対して、可変インダクタ回路１１を直列接続し、入力された制御信号Ｖ_cに応じて負荷インダクタンスＬ_Lを変化させることにより、出力信号Ｖ_oの出力インピーダンスＺ_o’を調整するようにしたものである。

これにより、Ｑ₁の出力寄生容量Ｃ_oによる周波数特性の変化、さらには終端抵抗Ｒ_oと並列して存在しうる外部負荷容量Ｃ_Lによる周波数特性の変化が、可変インダクタ回路１１の負荷インダクタンスＬ_Lによる周波数特性で補われることになる。
したがって、可変インダクタ回路１１において、制御信号Ｖ_cにより負荷インダクタンスＬ_Lを調整することにより、Ｑ₁の出力寄生容量Ｃ_o、さらには外部負荷容量Ｃ_Lによるインピーダンス変化に対して、より適切なインピーダンス整合が可能となる。

このため、集積回路においてパッケージや信号配線などの外部負荷容量が異なる場合においても、本発明にかかる出力回路１０を適用すれば、出力インピーダンスについて最適な周波数整合特性を得ることができる。これにより、集積回路の出力回路において、従来技術では困難であった、異なる出力負荷条件に対し、出力整合の周波数特性を広帯域に補正でき、波形劣化を大きく改善することが可能となる。

［第２の実施の形態］
次に、図７を参照して、本発明の第２の実施の形態にかかる送受信回路１について説明する。図７は、第２の実施の形態にかかる送受信回路を示すブロック図である。

本実施の形態では、第１の実施の形態にかかる出力回路１０を用いた送受信回路１について説明する。
図７に示すように、送受信回路１には、入力回路２、内部回路３、制御回路４、および出力回路１０が設けられている。

この送受信回路１は、入力された送受信信号Ｖ_iを、信号源インピーダンスとインピーダンス整合をとった入力回路２で受信し、内部回路３で等化増幅や信号処理を行い、終端抵抗Ｒ_oとインピーダンス整合をとった出力回路１０から信号を出力する。
制御回路４は、入力されたシリアルディジタル制御信号Ｓ_cに応じて、出力回路１０の可変インダクタ回路１１を制御するための制御信号Ｖ_cを生成して出力する回路である。

図８は、制御回路の構成例である。この制御回路４には、主な回路部として、Ｓ／Ｐ変換回路４Ａ、Ａ／Ｄ変換回路４Ｂ、および電圧制御回路４Ｃが設けられている。

Ｓ／Ｐ変換回路４Ａは、入力されたクロック信号ＣＬＫに基づいて、シリアルディジタル制御信号Ｓ_cをパラレルディジタル制御信号Ｄ_cに変換して出力する機能を有している。
Ａ／Ｄ変換回路４Ｂは、パラレルディジタル制御信号Ｄ_cをアナログ制御信号Ａ_cに変換して出力する機能を有している。
電圧制御回路４Ｃは、アナログ制御信号Ａ_cに応じた電圧を示す制御信号Ｖ_cを生成して出力する機能を有している。

したがって、外部から入力されたパラレルディジタル制御信号Ｄ_cに応じた電圧を示す制御信号Ｖ_cが、制御回路４で生成されて出力回路１０の可変インダクタ回路１１に入力されて、例えば図２に示した例では、ＦＥＴＭがオン／オフ制御される。
これにより、負荷インダクタンスＬ_Lが可変制御されて出力信号Ｖ_oの出力インピーダンスＺ_o’が調整されて、終端抵抗Ｒ_oさらにはＲ_oと並列して存在しうる外部負荷容量Ｃ_Lとの、より最適なインピーダンス整合を得ることができる。

なお、本実施の形態では、制御回路４が出力回路１０とは独立した回路として構成した場合を例として説明した。具体例としては、入力回路２、内部回路３、および出力回路１０を同一集積回路内に形成し、制御回路４が集積回路外に配置する場合である。しかし、これ限定されものではなく、例えば、制御回路４を出力回路１０の一部として構成してもよい。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

本発明の出力回路は、各種の高速通信システムの信号送受信用集積回路、ならびにこれを用いた高速送受信モジュール、トランシーバなどの出力回路として適用でき、特に、出力インピーダンスの周波数特性を制御することによって、出力段トランジスタの寄生容量、集積回路外部の信号配線、配線基板等の寄生容量等による反射特性の周波数特性劣化が発生する出力回路に好適である。

１…送受信回路、１０…出力回路、１１…可変インダクタ回路、Ｑ₁…トランジスタ、Ｒ_L…負荷抵抗、Ｔ_in…信号入力端子、Ｔ_o…信号出力端子、Ｔ_c…制御入力端子、Ｐ₁，Ｐ₂…接続端子、Ｐ_c…制御端子、Ｌ₀，Ｌ₁，〜，Ｌ_n，Ｌ_i…インダクタ、ＳＷ，ＳＷ₁，〜，ＳＷ_n，ＳＷ_i…スイッチング素子、Ｍ，Ｍ₁，〜，Ｍ_n，Ｍ_i…ＦＥＴ、Ｒ_o…終端抵抗、Ｖ_in…入力信号、Ｖ_o…出力信号、Ｖ_c…制御信号、２…入力回路、３…内部回路、４…制御回路、４Ａ…Ｓ／Ｐ変換回路、４Ｂ…Ａ／Ｄ変換回路、４Ｃ…電圧制御回路、Ｓ_c…シリアルディジタル制御信号、Ｄ_c…パラレルディジタル制御信号、Ａ_c…アナログ制御信号。

Claims (8)

1. ベース端子に入力された入力信号を増幅し、得られた出力信号をコレクタ端子から出力するエミッタ接地のトランジスタと、
   電源電位と前記コレクタ端子との間に接続された負荷抵抗と、
   前記負荷抵抗に対して直列接続されて、入力された制御信号に応じて負荷インダクタンスを変化させることにより、前記出力信号の出力インピーダンスを調整する可変インダクタ回路と
   を備えることを特徴とする出力回路。
2. 請求項１に記載の出力回路において、
   前記可変インダクタ回路は、直列接続された複数のインダクタと、これらインダクタのうちの少なくともいずれか１つと並列接続されて、前記制御信号に応じて当該インダクタの両端を短絡または開放するスイッチング素子とを有することを特徴とする出力回路。
3. 請求項２に記載の出力回路において、
   前記スイッチング素子は、ドレイン端子が前記インダクタの一端に接続され、ソース端子が当該インダクタの他端に接続され、ゲート端子に入力された前記制御信号の電圧に応じて当該インダクタの両端を短絡または開放するＦＥＴからなることを特徴とする出力回路。
4. 請求項２〜請求項３のいずれか１つに記載の出力回路において、
   入力された外部インターフェース信号に応じて、前記スイッチング素子をオン／オフ制御する前記制御信号を生成する制御回路をさらに備えることを特徴とする出力回路。
5. 請求項４に記載の出力回路において、
   前記外部インターフェース信号は、前記スイッチング素子のオン／オフを指示するシリアルディジタル信号からなり、
   前記制御回路は、前記シリアルディジタル信号をシリアル／パラレル変換した後、ディジタル／アナログ変換することにより、前記スイッチング素子をオン／オフ制御するための前記制御信号を生成する
   ことを特徴とする出力回路。
6. 請求項１〜請求項５のいずれか１つに記載の出力回路において、
   前記トランジスタは、ゲート端子に入力された前記入力信号を増幅し、得られた出力信号をドレイン端子から出力するソース接地のＦＥＴからなることを特徴とする出力回路。
7. 入力された信号を増幅して出力する入力回路と、
   前記入力回路から出力された信号を信号処理して出力する内部回路と、
   請求項１〜請求項６のいずれかに記載の出力回路からなり、前記内部回路から出力された信号を、入力された制御信号に応じた出力インピーダンスで出力する出力回路と
   を備えることを特徴とする送受信回路。
8. 入力された信号を増幅して出力する入力回路と、
   前記入力回路から出力された信号を信号処理して出力する内部回路と、
   請求項２または請求項３に記載の出力回路からなり、前記内部回路から出力された信号を、入力された制御信号に応じた出力インピーダンスで出力する出力回路と、
   入力された外部インターフェース信号に応じて、前記スイッチング素子をオン／オフ制御する前記制御信号を生成する制御回路と
   を備えることを特徴とする送受信回路。

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