JPH0983263A - Ｍｏｓ入出力回路 - Google Patents
Ｍｏｓ入出力回路Info
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- JPH0983263A JPH0983263A JP25722195A JP25722195A JPH0983263A JP H0983263 A JPH0983263 A JP H0983263A JP 25722195 A JP25722195 A JP 25722195A JP 25722195 A JP25722195 A JP 25722195A JP H0983263 A JPH0983263 A JP H0983263A
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- Japan
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- circuit
- input
- inductor
- output circuit
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Abstract
(57)【要約】
【課題】 ＭＯＳ入出力回路の高速化を図る。
【解決手段】 駆動ＭＯＳトランジスタＱ１を有するド
ライバ回路１の出力端子３と差動型の増幅器Ａ１を有す
るレシーバ回路５の入力端子６との間を伝送線４で接続
する。その出力端子３に接続される負荷素子をインダク
タＬ１と抵抗Ｒ１の直列回路で構成し、また入力端子６
に接続される負荷素子をインダクタＬ２と抵抗Ｒ２で構
成する。Ｒ１＝Ｒ２、Ｌ１＝Ｌ２とする。
ライバ回路１の出力端子３と差動型の増幅器Ａ１を有す
るレシーバ回路５の入力端子６との間を伝送線４で接続
する。その出力端子３に接続される負荷素子をインダク
タＬ１と抵抗Ｒ１の直列回路で構成し、また入力端子６
に接続される負荷素子をインダクタＬ２と抵抗Ｒ２で構
成する。Ｒ１＝Ｒ２、Ｌ１＝Ｌ２とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速に電気信号を
伝送するための入出力回路に係わり、特にドライバ回路
側をＭＯＳＦＴＥを用いて構成した小信号振幅の入出力
回路に関するものである。
伝送するための入出力回路に係わり、特にドライバ回路
側をＭＯＳＦＴＥを用いて構成した小信号振幅の入出力
回路に関するものである。
【０００２】
【従来の技術】図６は従来の小信号振幅の入出力回路を
示す回路図である。これは、ＨＳＴＬ（High-Speed-Tra
nceiver-Logic ）と呼ばれ比較的高速とされる入出力回
路であって、例えば電子通信情報学会技術研究報告ICD6
5 P4. に記載がある。
示す回路図である。これは、ＨＳＴＬ（High-Speed-Tra
nceiver-Logic ）と呼ばれ比較的高速とされる入出力回
路であって、例えば電子通信情報学会技術研究報告ICD6
5 P4. に記載がある。
【０００３】ドライバ回路６１は、駆動用のｎＭＯＳＦ
ＥＴ（以下、駆動ＭＯＳトランジスタという。）Ｑ６１
とドライバ回路用電源Ｖtt６１に接続された負荷抵抗Ｒ
６１（第１の負荷素子）との直列接続によって構成さ
れ、駆動ＭＯＳトランジスタＱ６１のゲートがドライバ
回路６１への入力端子６２となる。駆動ＭＯＳトランジ
スタＱ６１のソースは接地され、ドレインは出力端子６
３としてインピーダンスＺ６１の伝送線６４に接続され
ている。
ＥＴ（以下、駆動ＭＯＳトランジスタという。）Ｑ６１
とドライバ回路用電源Ｖtt６１に接続された負荷抵抗Ｒ
６１（第１の負荷素子）との直列接続によって構成さ
れ、駆動ＭＯＳトランジスタＱ６１のゲートがドライバ
回路６１への入力端子６２となる。駆動ＭＯＳトランジ
スタＱ６１のソースは接地され、ドレインは出力端子６
３としてインピーダンスＺ６１の伝送線６４に接続され
ている。
【０００４】レシーバ回路６５は、レシーバ回路用電源
Ｖtt６２が負荷抵抗Ｒ６２（第２の負荷素子）を介して
入力端子６６に接続されている。この入力端子６６は伝
送線６４の他端およびレシーバ回路用増幅器Ａ６１に接
続されている。増幅器Ａ６１は、参照電圧Ｖref が印加
された差動型の増幅器である。なお、Ｃ６１はドライバ
回路６１の出力端子６３の側の寄生容量、Ｃ６２はレシ
ーバ回路６５の入力端子６６の側の寄生容量である。
Ｖtt６２が負荷抵抗Ｒ６２（第２の負荷素子）を介して
入力端子６６に接続されている。この入力端子６６は伝
送線６４の他端およびレシーバ回路用増幅器Ａ６１に接
続されている。増幅器Ａ６１は、参照電圧Ｖref が印加
された差動型の増幅器である。なお、Ｃ６１はドライバ
回路６１の出力端子６３の側の寄生容量、Ｃ６２はレシ
ーバ回路６５の入力端子６６の側の寄生容量である。
【０００５】以上において、電源Ｖtt６１と電源Ｖtt６
２とはその電圧値が等しく、且つドライバ回路６１の入
力信号を形成する回路（図示せず）や増幅器Ａ６１を含
むＬＳＩ全体の電源電圧（Ｖdd）に比べて低く設定され
ている。例えば、Ｖdd＝ 3.3Ｖ、Ｖtt６１＝Ｖtt６２＝
1.2Ｖに設定されている。
２とはその電圧値が等しく、且つドライバ回路６１の入
力信号を形成する回路（図示せず）や増幅器Ａ６１を含
むＬＳＩ全体の電源電圧（Ｖdd）に比べて低く設定され
ている。例えば、Ｖdd＝ 3.3Ｖ、Ｖtt６１＝Ｖtt６２＝
1.2Ｖに設定されている。
【０００６】駆動ＭＯＳトランジスタＱ６１のゲートへ
の入力信号が高レベル電圧になり、そのＭＯＳトランジ
スタＱ６１がオンすると、そのＭＯＳトランジスタＱ６
１のオン抵抗と抵抗Ｒ６１、Ｒ６２との比によって決定
される電位Ｖol（低レベル電圧）が伝送線６４を介して
増幅器Ａ６１に入力される。この電位Ｖolは例えば、Ｖ
ol＝ 0.4Ｖとなる。
の入力信号が高レベル電圧になり、そのＭＯＳトランジ
スタＱ６１がオンすると、そのＭＯＳトランジスタＱ６
１のオン抵抗と抵抗Ｒ６１、Ｒ６２との比によって決定
される電位Ｖol（低レベル電圧）が伝送線６４を介して
増幅器Ａ６１に入力される。この電位Ｖolは例えば、Ｖ
ol＝ 0.4Ｖとなる。
【０００７】一方、駆動ＭＯＳトランジスタＱ６１のゲ
ートへの入力信号が低レベル電圧になってそのトランジ
スタＱ６１がオフすると、増幅器Ａ６１の入力信号の電
圧Ｖoh（高レベル電圧）は、Ｖoh＝Ｖtt６１＝Ｖtt６２
＝ 1.2Ｖとなる。
ートへの入力信号が低レベル電圧になってそのトランジ
スタＱ６１がオフすると、増幅器Ａ６１の入力信号の電
圧Ｖoh（高レベル電圧）は、Ｖoh＝Ｖtt６１＝Ｖtt６２
＝ 1.2Ｖとなる。
【０００８】したがって、図６に示した入出力回路は、
増幅器Ａ６１への入力信号振幅が、Ｖoh−Ｖol＝ 1.2Ｖ
− 0.4Ｖ＝ 0.8Ｖと小さく、また、駆動ＭＯＳトランジ
スタＱ６１がオフ状態では電流がゼロになるため、消費
電力を低くした回路として用いられる。
増幅器Ａ６１への入力信号振幅が、Ｖoh−Ｖol＝ 1.2Ｖ
− 0.4Ｖ＝ 0.8Ｖと小さく、また、駆動ＭＯＳトランジ
スタＱ６１がオフ状態では電流がゼロになるため、消費
電力を低くした回路として用いられる。
【０００９】
【発明が解決しようとする課題】しかし、図６に示した
入出力回路を用いて高速な信号を伝送しようとした場合
に、駆動ＭＯＳトランジスタＱ６１の駆動力と伝送線６
４のインピーダンスＺ６１および入出力端子６３、６６
の寄生容量Ｃ６１、Ｃ６２等で決定される一定の速度以
上の信号については、レシーバ回路６５の入力端子６６
側に現れる信号振幅が著しく減衰して増幅器Ａ６１では
検出できなくなる。つまり、入力端子６６の電圧Ｖohが
増幅器Ａ６１の検出限界レベルに達しない場合がある。
入出力回路を用いて高速な信号を伝送しようとした場合
に、駆動ＭＯＳトランジスタＱ６１の駆動力と伝送線６
４のインピーダンスＺ６１および入出力端子６３、６６
の寄生容量Ｃ６１、Ｃ６２等で決定される一定の速度以
上の信号については、レシーバ回路６５の入力端子６６
側に現れる信号振幅が著しく減衰して増幅器Ａ６１では
検出できなくなる。つまり、入力端子６６の電圧Ｖohが
増幅器Ａ６１の検出限界レベルに達しない場合がある。
【００１０】ところが、これに対しては、寄生容量Ｃ６
１、Ｃ６２の削減や駆動ＭＯＳトランジスタＱ６１の駆
動力の向上に限界があるため、その制限速度以上の信号
を伝送する必要が生じた場合、対処法がなかった。
１、Ｃ６２の削減や駆動ＭＯＳトランジスタＱ６１の駆
動力の向上に限界があるため、その制限速度以上の信号
を伝送する必要が生じた場合、対処法がなかった。
【００１１】本発明の目的は、インダクタを使用して上
記した課題を解決し、従来での制限速度以上の信号を伝
送可能としたＭＯＳ入出力回路を提供することにある。
記した課題を解決し、従来での制限速度以上の信号を伝
送可能としたＭＯＳ入出力回路を提供することにある。
【００１２】
【課題を解決するための手段】第１の発明は、駆動ＭＯ
Ｓトランジスタと第１の負荷素子を直列接続して構成し
たドライバ回路と、該ドライバ回路の出力端子に一端を
接続した伝送線と、該伝送線の他端を第２の負荷素子で
終端して入力側としたレシーバ回路とを具備するＭＯＳ
入出力回路において、上記第１および第２の負荷素子を
同一のインダクタと抵抗の直列接続回路で構成した。
Ｓトランジスタと第１の負荷素子を直列接続して構成し
たドライバ回路と、該ドライバ回路の出力端子に一端を
接続した伝送線と、該伝送線の他端を第２の負荷素子で
終端して入力側としたレシーバ回路とを具備するＭＯＳ
入出力回路において、上記第１および第２の負荷素子を
同一のインダクタと抵抗の直列接続回路で構成した。
【００１３】第２の発明は、駆動ＭＯＳトランジスタと
第１の負荷素子を直列接続して構成したドライバ回路
と、該ドライバ回路の出力端子に一端を接続した伝送線
と、該伝送線の他端を第２の負荷素子で終端して入力側
としたレシーバ回路とを具備するＭＯＳ入出力回路にお
いて、上記第１の負荷素子をインダクタと抵抗の直列接
続回路で構成し、上記第２の負荷素子を上記第１の負荷
素子の抵抗と同一値の抵抗で構成した。
第１の負荷素子を直列接続して構成したドライバ回路
と、該ドライバ回路の出力端子に一端を接続した伝送線
と、該伝送線の他端を第２の負荷素子で終端して入力側
としたレシーバ回路とを具備するＭＯＳ入出力回路にお
いて、上記第１の負荷素子をインダクタと抵抗の直列接
続回路で構成し、上記第２の負荷素子を上記第１の負荷
素子の抵抗と同一値の抵抗で構成した。
【００１４】第３の発明は、上記第１又は第２の発明に
おいて、上記インダクタと抵抗の直列接続回路を、半導
体基板上に形成した螺旋形状の配線で構成した。
おいて、上記インダクタと抵抗の直列接続回路を、半導
体基板上に形成した螺旋形状の配線で構成した。
【００１５】第４の発明は、上記第３の発明において、
上記半導体基板をＳＯＩ基板で構成した。
上記半導体基板をＳＯＩ基板で構成した。
【００１６】
［第１の実施の形態］図１は第１の実施の形態を示す入
出力回路の回路図である。ドライバ回路１において、駆
動用ｎＭＯＳトランジスタ（以下、駆動ＭＯＳトランジ
スタという。）Ｑ１のドレインに対して、負荷抵抗Ｒ１
とインダクタＬ１の直列接続回路でなる第１の負荷素子
が接続されており、この駆動ＭＯＳトランジスタＱ１の
ソースは接地され、ゲートがドライバ回路１への入力端
子２となっている。インダクタＬ１の片側はドライバ回
路用電源Ｖtt１に接続されている。ただし、インダクタ
Ｌ１と抵抗Ｒ１の接続位置は逆であっても良い。駆動Ｍ
ＯＳトランジスタＱ１のドレインから出力端子３とられ
ており、この出力端子３に寄生容量Ｃ１が付加されてい
る。
出力回路の回路図である。ドライバ回路１において、駆
動用ｎＭＯＳトランジスタ（以下、駆動ＭＯＳトランジ
スタという。）Ｑ１のドレインに対して、負荷抵抗Ｒ１
とインダクタＬ１の直列接続回路でなる第１の負荷素子
が接続されており、この駆動ＭＯＳトランジスタＱ１の
ソースは接地され、ゲートがドライバ回路１への入力端
子２となっている。インダクタＬ１の片側はドライバ回
路用電源Ｖtt１に接続されている。ただし、インダクタ
Ｌ１と抵抗Ｒ１の接続位置は逆であっても良い。駆動Ｍ
ＯＳトランジスタＱ１のドレインから出力端子３とられ
ており、この出力端子３に寄生容量Ｃ１が付加されてい
る。
【００１７】このドライバ回路１の出力端子３はインピ
ーダンスがＺ１の伝送線４を介してレシーバ回路５の入
力端子６に接続されている。この入力端子６にも寄生容
量Ｃ２が付加されている。この入力端子６は、負荷抵抗
Ｒ２とインダクタＬ２の直列接続回路でなる第２の負荷
素子を介してレシーバ用電源Ｖtt２に接続され、同時に
差動型の増幅器Ａ１の入力側にも接続されている。な
お、Ｒ１＝Ｒ２、Ｌ１＝Ｌ２である。
ーダンスがＺ１の伝送線４を介してレシーバ回路５の入
力端子６に接続されている。この入力端子６にも寄生容
量Ｃ２が付加されている。この入力端子６は、負荷抵抗
Ｒ２とインダクタＬ２の直列接続回路でなる第２の負荷
素子を介してレシーバ用電源Ｖtt２に接続され、同時に
差動型の増幅器Ａ１の入力側にも接続されている。な
お、Ｒ１＝Ｒ２、Ｌ１＝Ｌ２である。
【００１８】このような構成の入出力回路を用いれば、
低速における動作は図６に示した従来の入出力回路と同
様であるが、高速時にはインダクタＬ１がピーキングコ
イルとして機能して、ドライバ回路１の出力端子３にお
ける信号の振幅が増大し、またレシーバ回路５のインダ
クタＬ２によっても入力端子６における信号の振幅が増
大され、増幅器Ａ１に大きな振幅で入力できる。
低速における動作は図６に示した従来の入出力回路と同
様であるが、高速時にはインダクタＬ１がピーキングコ
イルとして機能して、ドライバ回路１の出力端子３にお
ける信号の振幅が増大し、またレシーバ回路５のインダ
クタＬ２によっても入力端子６における信号の振幅が増
大され、増幅器Ａ１に大きな振幅で入力できる。
【００１９】このように、レシーバ回路５における高速
信号の振幅を、図６に示した従来の入出力回路における
場合と比較して大きくでき、かつ信号の立上り／降下時
間を減少させ、結果として伝送速度限界を高めることが
できる。すなわち、インダクタを有しない図６に示した
従来の入出力回路では伝送不可能であった高速信号を、
この第１の実施の形態の入出力回路では伝送することが
できる。
信号の振幅を、図６に示した従来の入出力回路における
場合と比較して大きくでき、かつ信号の立上り／降下時
間を減少させ、結果として伝送速度限界を高めることが
できる。すなわち、インダクタを有しない図６に示した
従来の入出力回路では伝送不可能であった高速信号を、
この第１の実施の形態の入出力回路では伝送することが
できる。
【００２０】この効果を、図３の回路シミュレーション
結果を用いて説明する。図３は図１に示した入出力回路
に単一のパルスを伝送した場合のレシーバ回路５の入力
端子６で観測されるパルス高さを計算した値である。Ｖ
tt１＝Ｖtt２＝ 1.2Ｖ、Ｃ１＝Ｃ２＝２ｐＦ、Ｒ１＝Ｒ
２＝５０Ω、Ｌ１＝Ｌ２＝５ｎＨ、Ｚ１＝５０Ωの条件
を用いた。
結果を用いて説明する。図３は図１に示した入出力回路
に単一のパルスを伝送した場合のレシーバ回路５の入力
端子６で観測されるパルス高さを計算した値である。Ｖ
tt１＝Ｖtt２＝ 1.2Ｖ、Ｃ１＝Ｃ２＝２ｐＦ、Ｒ１＝Ｒ
２＝５０Ω、Ｌ１＝Ｌ２＝５ｎＨ、Ｚ１＝５０Ωの条件
を用いた。
【００２１】レシーバ回路５の入力端子６において観測
されるパルス高さＶohを、ドライバ回路１に入力する単
一パルスのパルス幅（時間幅）Ｔｗを変化させて計算
し、インダクタＬ１、Ｌ２を除いた回路（図６に示した
従来の入出力回路に相当）との比較を行った。特性Ａが
図１の回路のもの、特性ＢがインダクタＬ１、Ｌ２を除
いた回路のものである。
されるパルス高さＶohを、ドライバ回路１に入力する単
一パルスのパルス幅（時間幅）Ｔｗを変化させて計算
し、インダクタＬ１、Ｌ２を除いた回路（図６に示した
従来の入出力回路に相当）との比較を行った。特性Ａが
図１の回路のもの、特性ＢがインダクタＬ１、Ｌ２を除
いた回路のものである。
【００２２】パルス高さＶohはパルス幅Ｔｗの減少とと
もに減衰するが、インダクタＬ１、Ｌ２を使用した場合
の特性Ａは、それを除いた回路の特性Ｂに比較して、よ
り高速の信号が伝送可能であることが分かる。例えば、
増幅器Ａ１の検出限界レベルが１Ｖである場合には、特
性Ｂでは、Ｔｗはほぼ１６０ｐsec が限界であるが、特
性ＡではＴｗはほぼ８０ｐsec 程度まで伝送可能である
ことが分かる。
もに減衰するが、インダクタＬ１、Ｌ２を使用した場合
の特性Ａは、それを除いた回路の特性Ｂに比較して、よ
り高速の信号が伝送可能であることが分かる。例えば、
増幅器Ａ１の検出限界レベルが１Ｖである場合には、特
性Ｂでは、Ｔｗはほぼ１６０ｐsec が限界であるが、特
性ＡではＴｗはほぼ８０ｐsec 程度まで伝送可能である
ことが分かる。
【００２３】また、この第１の実施の形態では、ドライ
バ回路１側の第１の負荷素子とレシーバ回路５側の第２
の負荷素子が同一の構成（値も同一）となるので、これ
を同一製造条件で作成すれば、それらにばらつきがあっ
た場合でも同様にばらつき、伝送線４からみたインピー
ダンスを均一にでき、信号の反射の影響を受け難くくし
た入出力回路を実現できるようになる。
バ回路１側の第１の負荷素子とレシーバ回路５側の第２
の負荷素子が同一の構成（値も同一）となるので、これ
を同一製造条件で作成すれば、それらにばらつきがあっ
た場合でも同様にばらつき、伝送線４からみたインピー
ダンスを均一にでき、信号の反射の影響を受け難くくし
た入出力回路を実現できるようになる。
【００２４】［第２の実施の形態］図２は第２の実施の
形態の入出力回路を示す図である。この図２において図
１に示した回路に対応する部分には同一の符号を付し
た。ここでは、図１に示した入出力回路の負荷抵抗Ｒ
２、インダクタＬ２の直列接続回路で構成されていた第
２の負荷素子を、負荷抵抗Ｒ３のみで構成した。なお、
抵抗値は、Ｒ１＝Ｒ３とした。
形態の入出力回路を示す図である。この図２において図
１に示した回路に対応する部分には同一の符号を付し
た。ここでは、図１に示した入出力回路の負荷抵抗Ｒ
２、インダクタＬ２の直列接続回路で構成されていた第
２の負荷素子を、負荷抵抗Ｒ３のみで構成した。なお、
抵抗値は、Ｒ１＝Ｒ３とした。
【００２５】このような構成の入出力回路を用いても、
前述したドライバ回路１における高速性能の改善効果に
より、図６に示した従来の入出力回路の伝送速度限界以
上の高速信号を伝送可能とすることができる。したがっ
て、図２に示す構成では、図１の回路と比較してより素
子数の少ない入出力回路でありながら、必要な伝送特性
が得られる速度で動作させることができるという利点が
ある。
前述したドライバ回路１における高速性能の改善効果に
より、図６に示した従来の入出力回路の伝送速度限界以
上の高速信号を伝送可能とすることができる。したがっ
て、図２に示す構成では、図１の回路と比較してより素
子数の少ない入出力回路でありながら、必要な伝送特性
が得られる速度で動作させることができるという利点が
ある。
【００２６】［第３の実施の形態］ところで、前述した
インダクタＬ１、Ｌ２をシリコンチップ外の周辺に配置
して実現すると、チップ周辺部の製造工程が複雑になる
と同時に、その外部インダクタ周辺の寄生素子を考慮し
た上で回路設計を行う必要が生じることから、設計が複
雑化して所望の高速性能を制御性良く実現することが困
難となる。また入出力回路の信号本数が多くなるとイン
ダクタの必要個数が増大し、チップ外の構成が複雑にな
る。
インダクタＬ１、Ｌ２をシリコンチップ外の周辺に配置
して実現すると、チップ周辺部の製造工程が複雑になる
と同時に、その外部インダクタ周辺の寄生素子を考慮し
た上で回路設計を行う必要が生じることから、設計が複
雑化して所望の高速性能を制御性良く実現することが困
難となる。また入出力回路の信号本数が多くなるとイン
ダクタの必要個数が増大し、チップ外の構成が複雑にな
る。
【００２７】そこで、この第３の実施の形態では、イン
ダクタをシリコンチップ内に搭載できるようにして上記
課題を解決する。図４は本発明の第３の実施の形態を示
す図で、前述したインダクタＬ１、Ｌ２をオンチップイ
ンダクタとして作成した場合のパターンを示す図であ
る。
ダクタをシリコンチップ内に搭載できるようにして上記
課題を解決する。図４は本発明の第３の実施の形態を示
す図で、前述したインダクタＬ１、Ｌ２をオンチップイ
ンダクタとして作成した場合のパターンを示す図であ
る。
【００２８】信号をＧＨｚ以上の速度で前述した図１、
図２に示す回路で伝送させる場合には、オンチップイン
ダクタのインダクタンスは数ｎＨで良い。この場合、イ
ンダクタスＬおよび内部容量Ｃで決る自己共振周波数
（ｆ＝１／２π（ＬＣ）1/2）を動作周波数よりも高く
できるため、実用可能となる。
図２に示す回路で伝送させる場合には、オンチップイン
ダクタのインダクタンスは数ｎＨで良い。この場合、イ
ンダクタスＬおよび内部容量Ｃで決る自己共振周波数
（ｆ＝１／２π（ＬＣ）1/2）を動作周波数よりも高く
できるため、実用可能となる。
【００２９】そこで、図４に示したように、このインダ
クタをシリコンチップ上の配線用金属による螺旋形状の
パターンによって形成する。例えば、線幅Ｗ、線間隔Ｓ
をそれぞれ３μｍ、２μｍとし、図示のように８回旋さ
せて、インダクタのサイズＤを約１００μｍとすれば、
５ｎＨ程度のインダクタンスが形成できる。
クタをシリコンチップ上の配線用金属による螺旋形状の
パターンによって形成する。例えば、線幅Ｗ、線間隔Ｓ
をそれぞれ３μｍ、２μｍとし、図示のように８回旋さ
せて、インダクタのサイズＤを約１００μｍとすれば、
５ｎＨ程度のインダクタンスが形成できる。
【００３０】このインダクタの配線抵抗による内部抵抗
を考慮して、合成抵抗が所望の値（Ｒ１、Ｒ２）になる
ようにチップ上に抵抗（例えばポリシリコン抵抗）を設
定して直列に接続すれば、図１、図２に示したインダク
タと負荷抵抗の直列接続回路部分である第１の負荷素
子、第２の負荷素子がチップ上に実現可能である。した
がって、チップ外部にインダクタを配することなく、入
出力回路を実現できる。なお、この負荷抵抗Ｒ１、Ｒ２
は、インダクタＬ１、Ｌ２をパターン形成する配線の材
料や断面形状を適宜選定することによりその配線抵抗の
みで実現することもできる。この場合、純インダクタ
（抵抗はほとんどゼロ）に比べて、その線幅や厚みを小
さくできるので、インダクタ全体形状を小型化できる利
点がある。
を考慮して、合成抵抗が所望の値（Ｒ１、Ｒ２）になる
ようにチップ上に抵抗（例えばポリシリコン抵抗）を設
定して直列に接続すれば、図１、図２に示したインダク
タと負荷抵抗の直列接続回路部分である第１の負荷素
子、第２の負荷素子がチップ上に実現可能である。した
がって、チップ外部にインダクタを配することなく、入
出力回路を実現できる。なお、この負荷抵抗Ｒ１、Ｒ２
は、インダクタＬ１、Ｌ２をパターン形成する配線の材
料や断面形状を適宜選定することによりその配線抵抗の
みで実現することもできる。この場合、純インダクタ
（抵抗はほとんどゼロ）に比べて、その線幅や厚みを小
さくできるので、インダクタ全体形状を小型化できる利
点がある。
【００３１】［第４の実施の形態］図５は図１、図２に
示した入出力回路の一部を示す図で、（ａ）はその第１
の負荷素子部分の平面図、（ｂ）はドライバ回路１部分
の断面図である。この実施の形態では、（ｂ）に示す断
面図のように、シリコン基板１１上に埋込み酸化膜１２
を有するＳＯＩ（Silicon On Insulator）基板上に、図
１、図２に示したドライバ回路１、レシーバ回路５、又
はその両者と伝送線４を含む入出力回路を形成する。
示した入出力回路の一部を示す図で、（ａ）はその第１
の負荷素子部分の平面図、（ｂ）はドライバ回路１部分
の断面図である。この実施の形態では、（ｂ）に示す断
面図のように、シリコン基板１１上に埋込み酸化膜１２
を有するＳＯＩ（Silicon On Insulator）基板上に、図
１、図２に示したドライバ回路１、レシーバ回路５、又
はその両者と伝送線４を含む入出力回路を形成する。
【００３２】ＳＯＩ基板上に形成されたＭＯＳトランジ
スタ１３（Ｑ１）は配線１４によってパターン形成され
たインダクタ１５（Ｌ１）に接続され、ドライバ回路１
が構成される。抵抗Ｒ１はインダクタ１５とそこに配線
された配線１４の内部抵抗で実現する。１６は別の配
線、１７はＭＯＳトランジスタ１３のゲート電極、１８
は層間絶縁膜である。（ａ）の平面図にはインダクタ１
５と配線１４の部分を示した。
スタ１３（Ｑ１）は配線１４によってパターン形成され
たインダクタ１５（Ｌ１）に接続され、ドライバ回路１
が構成される。抵抗Ｒ１はインダクタ１５とそこに配線
された配線１４の内部抵抗で実現する。１６は別の配
線、１７はＭＯＳトランジスタ１３のゲート電極、１８
は層間絶縁膜である。（ａ）の平面図にはインダクタ１
５と配線１４の部分を示した。
【００３３】ＳＯＩ基板上に形成されたＭＯＳトランジ
スタ１３は、寄生容量が小さく高速動作が可能であり、
高速な入出力回路構成用に適している。また、このよう
にＳＯＩ型のＭＯＳトランジスタを用いれば、シリコン
基板１１の不純物濃度をそのＭＯＳトランジスタの性能
とは無関係に設定できる。
スタ１３は、寄生容量が小さく高速動作が可能であり、
高速な入出力回路構成用に適している。また、このよう
にＳＯＩ型のＭＯＳトランジスタを用いれば、シリコン
基板１１の不純物濃度をそのＭＯＳトランジスタの性能
とは無関係に設定できる。
【００３４】したがって、基板濃度を例えば１０-14 ｃ
ｍ-3程度以下にすることによって、オンチップインダク
タ１５自身の寄生容量を減少させて動作可能周波数を上
昇させ、かつ出力端子３や入力端子６の付近の寄生容量
（図１、図２におけるＣ１、Ｃ２）を減ずることがで
き、結果として、より高速な動作を実現できる。
ｍ-3程度以下にすることによって、オンチップインダク
タ１５自身の寄生容量を減少させて動作可能周波数を上
昇させ、かつ出力端子３や入力端子６の付近の寄生容量
（図１、図２におけるＣ１、Ｃ２）を減ずることがで
き、結果として、より高速な動作を実現できる。
【００３５】以上から、このようなＳＯＩ構造を利用す
ることにより、インダクタの半導体チップ内搭載を容易
にし、かつ高速性能に優れた入出力回路を実現できるよ
うになる。
ることにより、インダクタの半導体チップ内搭載を容易
にし、かつ高速性能に優れた入出力回路を実現できるよ
うになる。
【００３６】
【発明の効果】以上から第１の発明によれば、第１、第
２の負荷素子が同一のインダクタと抵抗の直列回路で構
成されるので、そのインダクタのインダクタンスの影響
が小さい比較的低速で動作する場合には、従来の入出力
回路と同様の動作特性を示し、高速に信号を伝送する場
合にはインダクタのピーキング効果によってドライバ回
路およびレシーバ回路における信号振幅が増大して、従
来の入出力回路の動作限界以上の速度での信号の送受信
が可能となる。
２の負荷素子が同一のインダクタと抵抗の直列回路で構
成されるので、そのインダクタのインダクタンスの影響
が小さい比較的低速で動作する場合には、従来の入出力
回路と同様の動作特性を示し、高速に信号を伝送する場
合にはインダクタのピーキング効果によってドライバ回
路およびレシーバ回路における信号振幅が増大して、従
来の入出力回路の動作限界以上の速度での信号の送受信
が可能となる。
【００３７】また、第１、第２の負荷素子を同一条件で
製造すれば、それらにばらつきがあっても伝送線からみ
たインピーダンスを均一にでき、信号の反射の影響を受
け難くした入出力回路を実現できる。
製造すれば、それらにばらつきがあっても伝送線からみ
たインピーダンスを均一にでき、信号の反射の影響を受
け難くした入出力回路を実現できる。
【００３８】また、第２の発明によれば、第１の負荷素
子をインダクタと抵抗の直列回路で構成し、第２の負荷
素子は抵抗で構成したので、高速信号伝送時に第１の負
荷素子のインダクタのピーキング効果によってドライバ
回路における信号増幅ひいてはレシーバ回路における信
号振幅が増大するので、少ない素子でありながら、従来
の入出力回路の動作限界以上の速度での信号の送受信が
可能となる。
子をインダクタと抵抗の直列回路で構成し、第２の負荷
素子は抵抗で構成したので、高速信号伝送時に第１の負
荷素子のインダクタのピーキング効果によってドライバ
回路における信号増幅ひいてはレシーバ回路における信
号振幅が増大するので、少ない素子でありながら、従来
の入出力回路の動作限界以上の速度での信号の送受信が
可能となる。
【００３９】また、第３の発明によれば、インダクタを
半導体基板上に螺旋形状のパターン配線で形成すること
により実現できるため、入出力回路の信号本数が多くな
ってインダクタの必要個数が増大した場合であっても、
チップ外の構成を複雑にすることはなく、また設計も容
易となる。また、抵抗を同時に組み込むためインダクタ
の形状を小型化できる。
半導体基板上に螺旋形状のパターン配線で形成すること
により実現できるため、入出力回路の信号本数が多くな
ってインダクタの必要個数が増大した場合であっても、
チップ外の構成を複雑にすることはなく、また設計も容
易となる。また、抵抗を同時に組み込むためインダクタ
の形状を小型化できる。
【００４０】さらに、第４の発明によれば、入出力回路
がＳＯＩ基板上に形成されるので、高速ＭＯＳトランジ
スタの形成、寄生容量の低減、オンチップインダクタの
形成を同時にかつ容易に実現できる。
がＳＯＩ基板上に形成されるので、高速ＭＯＳトランジ
スタの形成、寄生容量の低減、オンチップインダクタの
形成を同時にかつ容易に実現できる。
【図１】 本発明における第１の実施の形態を示すＭＯ
Ｓ入出力回路の回路図である。
Ｓ入出力回路の回路図である。
【図２】 本発明における第２の実施の形態を示すＭＯ
Ｓ入出力回路の回路図である。
Ｓ入出力回路の回路図である。
【図３】 図１の回路とその回路からインダクタを除去
した回路において、単一パルスを伝送した場合のレシー
バ回路の入力側に得られるパルス高さの特性図ある。
した回路において、単一パルスを伝送した場合のレシー
バ回路の入力側に得られるパルス高さの特性図ある。
【図４】 本発明における第３の実施の形態を示すオン
チップインダクタのパターンを示す図である。
チップインダクタのパターンを示す図である。
【図５】 本発明における第４の実施の形態を示すＳＯ
Ｉ基板上に形成したＭＯＳ入出力回路の一部を示す図で
ある。
Ｉ基板上に形成したＭＯＳ入出力回路の一部を示す図で
ある。
【図６】 従来のＭＯＳ入出力回路の回路図である。
１：ドライバ回路、２：入力端子、３：出力端子、４：
伝送線、５：レシーバ回路、６：入力端子、Ｖtt１：ド
ライバ回路用電源、Ｖtt２：レシーバ回路用電源、Ｑ
１：ドライバ回路用の駆動ＭＯＳトランジスタ、Ｒ１：
ドライバ回路用の負荷抵抗、Ｌ１：ドライバ回路用イン
ダクタ、Ｃ１：ドライバ回路出力端子近傍の寄生容量、
Ｒ２：レシーバ回路用の負荷抵抗、Ｌ２：レシーバ回路
用インダクタ、Ｃ２：レシーバ回路入力端子近傍の寄生
容量、Ａ１：差動型の増幅器、Ｖref ：増幅器の参照電
圧、１１：シリコン基板、１２：埋込み酸化膜、１３：
駆動ＭＯＳトランジスタ、１４：配線、１５：オンチッ
プインダクタ、１６：配線、１７：ゲート電極、１８：
層間絶縁膜。
伝送線、５：レシーバ回路、６：入力端子、Ｖtt１：ド
ライバ回路用電源、Ｖtt２：レシーバ回路用電源、Ｑ
１：ドライバ回路用の駆動ＭＯＳトランジスタ、Ｒ１：
ドライバ回路用の負荷抵抗、Ｌ１：ドライバ回路用イン
ダクタ、Ｃ１：ドライバ回路出力端子近傍の寄生容量、
Ｒ２：レシーバ回路用の負荷抵抗、Ｌ２：レシーバ回路
用インダクタ、Ｃ２：レシーバ回路入力端子近傍の寄生
容量、Ａ１：差動型の増幅器、Ｖref ：増幅器の参照電
圧、１１：シリコン基板、１２：埋込み酸化膜、１３：
駆動ＭＯＳトランジスタ、１４：配線、１５：オンチッ
プインダクタ、１６：配線、１７：ゲート電極、１８：
層間絶縁膜。
Claims (4)
- 【請求項１】駆動ＭＯＳトランジスタと第１の負荷素子
を直列接続して構成したドライバ回路と、該ドライバ回
路の出力端子に一端を接続した伝送線と、該伝送線の他
端を第２の負荷素子で終端して入力側としたレシーバ回
路とを具備するＭＯＳ入出力回路において、 上記第１および第２の負荷素子を同一のインダクタと抵
抗の直列接続回路で構成したことを特徴とするＭＯＳ入
出力回路。 - 【請求項２】駆動ＭＯＳトランジスタと第１の負荷素子
を直列接続して構成したドライバ回路と、該ドライバ回
路の出力端子に一端を接続した伝送線と、該伝送線の他
端を第２の負荷素子で終端して入力側としたレシーバ回
路とを具備するＭＯＳ入出力回路において、 上記第１の負荷素子をインダクタと抵抗の直列接続回路
で構成し、上記第２の負荷素子を上記第１の負荷素子の
抵抗と同一値の抵抗で構成したことを特徴とするＭＯＳ
入出力回路。 - 【請求項３】上記インダクタと抵抗の直列接続回路を、
半導体基板上に形成した螺旋形状の配線で構成したこと
を特徴とする請求項１又は２に記載のＭＯＳ入出力回
路。 - 【請求項４】上記半導体基板をＳＯＩ基板としたことを
特徴とする請求項３に記載のＭＯＳ入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25722195A JPH0983263A (ja) | 1995-09-11 | 1995-09-11 | Ｍｏｓ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25722195A JPH0983263A (ja) | 1995-09-11 | 1995-09-11 | Ｍｏｓ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983263A true JPH0983263A (ja) | 1997-03-28 |
Family
ID=17303355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25722195A Pending JPH0983263A (ja) | 1995-09-11 | 1995-09-11 | Ｍｏｓ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007458A (ja) * | 2012-06-21 | 2014-01-16 | Nec Engineering Ltd | 受信回路 |
| JP2015019134A (ja) * | 2013-07-09 | 2015-01-29 | 日本電信電話株式会社 | 出力回路および送受信回路 |
| JP2017169015A (ja) * | 2016-03-16 | 2017-09-21 | 日本電信電話株式会社 | 可変利得増幅器 |
-
1995
- 1995-09-11 JP JP25722195A patent/JPH0983263A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007458A (ja) * | 2012-06-21 | 2014-01-16 | Nec Engineering Ltd | 受信回路 |
| JP2015019134A (ja) * | 2013-07-09 | 2015-01-29 | 日本電信電話株式会社 | 出力回路および送受信回路 |
| JP2017169015A (ja) * | 2016-03-16 | 2017-09-21 | 日本電信電話株式会社 | 可変利得増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030430 |