JPH06204849A

JPH06204849A - インタフェース回路

Info

Publication number: JPH06204849A
Application number: JP5018096A
Authority: JP
Inventors: Mikio Yamagishi; 幹生山岸; Kazuo Koide; 一夫小出
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-08
Filing date: 1993-01-08
Publication date: 1994-07-22
Also published as: KR940018739A

Abstract

(57)【要約】【目的】本発明の目的は、ＧＴＬ回路と同等のインタ
フェースレベルと高速性を有し、しかも電源電圧の変更
に容易に対応可能なインタフェース回路を提供すること
にある。【構成】ｐチャンネル型電界効果トランジスタＭ１の
出力端子と信号伝送路Ｌとの間に整合用抵抗Ｒｔを設
け、当該信号伝送Ｌを終端することにより、ＧＴＬ回路
と同等のインタフェースレベルと高速性を達成する。ま
た、上記整合用抵抗を半導体基板の外部に配置し、それ
の値変更を可能とすることにより、電源電圧の変更への
対応の容易化を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種半導体集積回路
（ＬＳＩ）間の信号のやり取りを可能とするためのイン
タフェース回路技術に関し、例えば、高速データ転送に
好適な低振幅インタフェース回路に適用して有効な技術
に関する。

【０００２】

【従来の技術】従来から、低振幅インタフェース回路と
しては、ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬ
ｏｇｉｃ）インタフェース方式が最も多く使用されてい
るが、近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）で入出力回路を構成することを前提にしたＧＴＬ
（Ｇｕｎｎｉｎｇｔｒａｎｓｃｅｉｖｅｒｌｏｇｉ
ｃ）回路が注目されている。このＧＴＬ回路は、基本的
にオープン・ドレインのｎチャンネル型ＭＯＳトランジ
スタと差動レシーバを含み、終端抵抗を設けることによ
って信号の反射を抑え、出力回路の駆動電流がこの終端
抵抗を流れることによって生ずる電圧降下で１Ｖ以下の
信号振幅を得るようにしている。

【０００３】尚、ＧＴＬ回路について記載された文献の
例としては、「ＵＳＰ５，０２３，４８８」がある。

【０００４】

【発明が解決しようとする課題】ＧＴＬ回路において、
Ｎ−サブ（ｓｕｂ），Ｐウエル（ｗｅｌｌ）プロセスを
用いたＬＳＩでは、駆動時のスパイク電流がウエル層で
分離されるため、比較的容易に適用可能であるが、Ｐ−
サブ，Ｎ−ウエルプロセスを用いたＬＳＩではスパイク
電流が他回路へ伝達するため、それを阻止するための特
別な工夫が必要とされる。例えば、Ｐ−サブとＰウエル
との間にＮ−ウエルを設けて３重ウエル構造にしたり、
コンタクトホールを多数設け、隣接バッファとの間隔を
離したりする必要がある。しかしながら、そのように３
重ウエル構造にするのはプロセスが複雑になるし、隣接
バッファとの間隔を離すことは占有面積の増大を余儀な
くされる。また、ＬＳＩの電源電圧が例えば５Ｖから
３．３Ｖに、あるいはその逆に変更された場合には、Ｇ
ＴＬ回路の出力バッファを構成するｎチャンネル型ＭＯ
Ｓトランジスタのサイズを変更する必要があるため、そ
のような電源電圧の変更に容易に対応することができな
い。

【０００５】本発明の目的は、ＧＴＬ回路と同等のイン
タフェースレベルと高速性を有し、しかも電源電圧の変
更に容易に対応可能なインタフェース回路を提供するこ
とにある。

【０００６】本発明の他の目的は、そのようなインタフ
ェース回路を、Ｐ−サブ，Ｎ−ウエルプロセスを用いた
ＬＳＩにおいて、隣接回路へのノイズ伝搬を阻止するた
めの特別な工夫を必要とせずに、実現するための技術を
提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、送信側に信号伝送路駆動用素子
としてｐチャンネル型電界効果トランジスタを配置し、
このｐチャンネル型電界効果トランジスタの出力端子と
信号伝送路との間に、インピーダンス整合用抵抗を設け
てインタフェース回路を構成する。このとき、電源電圧
の変更に容易に対応可能とするには、上記抵抗を、半導
体基板の外部に配置しすることによって、抵抗値の変更
を可能にするとよい。また、受信側の信号入力初段回路
を差動増幅器とすることができる。さらに、信号出力の
ための複数の出力バッファと、信号入力のための複数の
入力バッファとが、共通の信号伝送路に結合される場合
において、信号伝送路駆動用素子として配置されたｐチ
ャンネル型電界効果トランジスタと、このｐチャンネル
型電界効果トランジスタのソースインピーダンス整合の
ための抵抗とを含んで上記出力バッファを構成し、上記
信号伝送路の両端部に終端抵抗を配置する。

【００１０】

【作用】上記した手段によれば、信号伝送路駆動用素子
としてのｐチャンネル型電界効果トランジスタの出力端
子と信号伝送路との間に整合用抵抗を設け、当該信号伝
送を終端することは、ＧＴＬ回路と同等のインタフェー
スレベルと高速性を達成し、また、当該抵抗を半導体基
板の外部に配置し、それの値変更を可能とすることは、
電源電圧の変更への対応の容易化を達成する。さらに、
信号伝送路駆動用素子としてｐチャンネル型電界効果ト
ランジスタを適用することは、Ｐ−サブ，Ｎ−ウエルプ
ロセスを用いたＬＳＩにおいて、ｐチャンネル型電界効
果トランジスタがＮ−ウエルによって基板から分離され
るため、隣接回路へのノイズ伝搬を阻止するために３重
ウェル構造を採用するなどの特別な工夫を不要とする。

【００１１】

【実施例】図１には本発明の一実施例回路が示される。

【００１２】図１において、送信用ＬＳＩ２０と受信用
ＬＳＩ３０とは、それぞれ公知の半導体集積回路製造技
術により単結晶シリコンなどの一つの半導体基板に形成
され、信号伝送路Ｌを含む低振幅型のインタフェース回
路によって互いに結合されている。送信用ＬＳＩ２０
は、図示されない内部機能ブロックと、この内部機能ブ
ロックの出力に応じて信号伝送路を駆動することによっ
て、上記受信用ＬＳＩ３０に信号を伝達するための出力
バッファとしての駆動素子を含む。この駆動素子には、
オープンドレインとされたｐチャンネル型ＭＯＳトラン
ジスタＭ１が適用される。すなわち、このｐチャンネル
型ＭＯＳトランジスタＭ１のソース電極が、送信用ＬＳ
Ｉ２０の高電位側電源Ｖｄｄに結合され、ドレイン電極
が、当該ＬＳＩ２０の外部に引き出され、ゲート電極Ｇ
が、当該送信用ＬＳＩ２０における上記内部機能ブロッ
クの出力端子に結合されている。また、このｐチャンネ
ル型ＭＯＳトランジスタＭ１のドレイン電極は送信用Ｌ
ＳＩ２０の外部出力端子を介して整合用抵抗Ｒｔに結合
され、さらにこの整合用抵抗Ｒｔを介して信号伝送路Ｌ
に結合される。整合用抵抗Ｒｔは、ｐチャンネル型ＭＯ
ＳトランジスタＭ１のソースインピーダンス整合用とさ
れ、特に制限されないが、ＬＳＩ２０，３０を載置する
ボードに、当該ＬＳＩ２０，３０とともに搭載され、当
該ボードのプリントパターンに半田付けされることによ
ってｐチャンネル型ＭＯＳトランジスタＭ１のドレイン
電極Ｄ、及び信号伝送路Ｌに電気的に結合されている。
ｐチャンネル型ＭＯＳトランジスタＭ１のドレイン電極
から出力信号を得るようにしているため、ゲート電極Ｇ
への入力信号Ｓｉｇの論理レベルが反転された状態で信
号伝送路Ｌに送出される。

【００１３】上記受信用ＬＳＩ３０の入力初段には、上
記信号伝送路Ｌ、及び当該ＬＳＩ３０の外部入力端子を
介して入力される信号をＬＳＩ内部に取込むための入力
バッファとしての差動増幅回路Ａ１が配置されている。
受信用ＬＳＩ３０において、この差動増幅回路Ａ１は、
反転入力端子（−）と非反転入力端子（＋）とを含み、
反転入力端子（−）には、論理レベル判定のために当該
ＬＳＩ３０の内部において生成されるか又は、ＬＳＩ３
０の外部から供給された基準電圧Ｖｒｅｆが入力され、
上記信号伝達路Ｌから非反転入力端子（＋）に伝達され
た信号の論理レベルが上記基準電圧Ｖｒｅｆに基づいて
判定されるようになっている。この差動増幅回路Ａ１の
出力は、当該ＬＳＩ３０の図示されない内部機能ブロッ
クに伝達される。また、上記信号伝達路Ｌの受信用ＬＳ
Ｉ３０側端部には、当該信号伝達路Ｌでの信号反射を阻
止するため、終端抵抗Ｒｒ１が設けられている。終端抵
抗Ｒｒ１に他端には終端電圧Ｖｔが印加される。この終
端電圧ＶｔはＬＳＩ２０，３０が搭載されるボードの電
源回路等によって適宜に生成される。

【００１４】本実施例において、送信用ＬＳＩ２０と受
信用ＬＳＩ３０との信号のやり取りを可能とするための
インタフェース回路は、特に制限されないが、ｐチャン
ネル型ＭＯＳトランジスタＭ１、整合用抵抗Ｒｔ、信号
伝送路Ｌ、終端抵抗Ｒｒ１、差動増幅回路Ａ１を含んで
構成される。

【００１５】上記の構成において、送信用ＬＳＩ２０に
おけるｐチャンネル型ＭＯＳトランジスタＭ１がオフさ
れている場合には、受信用ＬＳＩ３０における差動増幅
回路Ａ１の非反転入力端子（＋）の電圧レベルは、終端
電圧Ｖｔに等しくなる。それに対して、上記ｐチャンネ
ル型ＭＯＳトランジスタＭ１がオンされた状態では、当
該ｐチャンネル型ＭＯＳトランジスタＭ１のオン抵抗Ｒ
ｐｏｎと、整合用抵抗Ｒｔ、及び終端抵抗Ｒｒ１によっ
て決定される電圧Ｖｈが、差動増幅回路Ａ１の非反転入
力端子（＋）に印加される。すなわち、この場合の電圧
Ｖｈは、Ｖｈ＝（Ｖｄｄ−Ｖｔ）Ｒｒ１／（Ｒｐｏｎ＋Ｒｔ＋Ｒｒ１）＋Ｖｔ …… によって示される。

【００１６】ここで、Ｖｈ＞Ｖｒｅｆ＞Ｖｔ …… の関係が成立すれば、信号伝送路Ｌを介して伝達される
信号の論理レベルを差動増幅回路Ａ１において判定する
ことができるので、送信側ＬＳＩ２０から受信側ＬＳＩ
３０への信号伝達が可能とされる。

【００１７】例えば、Ｖｈ＝１．２Ｖ、Ｖｒｅｆ＝０．
８Ｖ、Ｖｔ＝０．４Ｖとすると、ＧＴＬ回路と同等の電
気的特性を有する低振幅インタフェースを形成すること
ができる。

【００１８】信号伝送路Ｌの特性インピーダンスを５０
Ωとすると、終端抵抗Ｒｒ１＝５０Ωとなる。高電位側
電源Ｖｄｄ＝５．０Ｖとすると、ｐチャンネル型ＭＯＳ
トランジスタＭ１のオン抵抗Ｒｐｏｎと整合用抵抗Ｒｔ
との合成抵抗は式より、Ｒｐｏｎ＋Ｒｔ＝〔（Ｖｄｄ−Ｖｔ）Ｒｒ１／（Ｖｈ−Ｖｔ）〕−Ｒｒ１＝２３７．５Ω …… となるから、これからｐチャンネル型ＭＯＳトランジス
タＭ１オン抵抗Ｒｐｏｎを差引けば整合用抵抗Ｒｔの値
を求めることができる。

【００１９】また、高電位側電源Ｖｄｄ＝３．３Ｖの場
合には、Ｒｐｏｎ＋Ｒｔ＝１３１．２５Ω となる。このことから、整合用抵抗Ｒｔの値の変更によ
って、Ｖｄｄ＝５Ｖ、Ｖｄｄ＝３．３Ｖのように電源電
圧Ｖｄｄの変更に対応することができる。換言すれば、
ＧＴＬ回路の場合のようにＭＯＳトランジスタのサイズ
を変更する必要はなく、整合用抵抗Ｒｔの値を変更する
だけで、電源電圧Ｖｄｄの変更にかかわらず、共通のイ
ンタフェースを実現することができる。

【００２０】上記実施例によれば以下の作用効果が得ら
れる。

【００２１】（１）ＧＴＬ回路では、ＬＳＩの電源電圧
が例えば５Ｖから３．３Ｖに、あるいはその逆に変更さ
れた場合には、ＧＴＬ回路の出力バッファを構成するｎ
チャンネル型ＭＯＳトランジスタのサイズを変更する必
要があるため、そのような電源電圧の変更に容易に対応
することができないが、上記実施例によれば、整合用抵
抗Ｒｔの値の変更によって、Ｖｄｄ＝５Ｖ、Ｖｄｄ＝
３．３Ｖのように電源電圧Ｖｄｄの変更に対応すること
ができる。

【００２２】（２）また、整合用抵抗は、活線挿抜の際
に、ｐチャンネル型ＭＯＳトランジスタＭ１の出力電流
（ドレイン電流）を制限する機能をも有するので、ＣＭ
ＯＳ−ＬＳＩのラッチアップを防止する効果をも有す
る。

【００２３】図２には他の実施例回路が示される。

【００２４】図２に示される回路では、終端抵抗として
ブリーダ型が適用される。すなわち、信号伝送路Ｌの差
動増幅回路Ａ１側端部と、グランド（低電位側電源に等
しい）ＧＮＤとの間、及び高電位側電源Ｖｄｄとの間
に、それぞれ抵抗Ｒｒ１、Ｒｒ２が接続されている。送
信用ＬＳＩ２０におけるｐチャンネル型ＭＯＳトランジ
スタＭ１がオフ状態のときの差動増幅回路Ａ１の非反転
入力端子（＋）の電圧レベルがローレベルと判断される
ように、抵抗Ｒｒ１、Ｒｒ２の分圧比が決定されるとと
もに、この抵抗Ｒｒ１、Ｒｒ２の並列合成抵抗値が、信
号伝送路Ｌの特性インピーダンスに等しくなるように、
抵抗Ｒｒ１、Ｒｒ２の値が設定される。

【００２５】このように終端抵抗としてブリーダ型を適
用した場合でも、基本的に、ｐチャンネル型ＭＯＳトラ
ンジスタＭ１のオープンドレインに整合用抵抗Ｒｔが結
合されているから上記実施例と同様の効果を得ることが
できる。また、本回路では、ｐチャンネル型ＭＯＳトラ
ンジスタＭ１がオフ状態のときの差動増幅回路Ａ１の非
反転入力端子（＋）の電圧レベルが、ローレベルと判断
されるように、抵抗Ｒｒ１、Ｒｒ２の分圧比を決定すれ
ば良く、終端電圧Ｖｔが不要なので、それを生成するた
めの回路を形成する必要がない。

【００２６】図３には他の実施例回路が示される。

【００２７】図３に示される回路では、受信用ＬＳＩ３
０に信号を伝達するための出力バッファとして、送信用
ＬＳＩ２０に、ｐチャンネル型ＭＯＳトランジスタＭ１
と、ｐチャンネル型ＭＯＳトランジスタＭ２が設けら
れ、さらに、このＭＯＳトランジスタＭ１、Ｍ２を相補
的にオン／オフ動作させるために、入力信号Ｓｉｇをイ
ンバータＮ１で反転させてから、ｐチャンネル型ＭＯＳ
トランジスタＭ２のゲート電極に伝達するようにしてい
る。整合用抵抗として、ｐチャンネル型ＭＯＳトランジ
スタＭ１、Ｍ２に対応してそれぞれ抵抗Ｒｔ１、Ｒｔ２
が設けられ、また、信号伝送路Ｌは、相補レベルの信号
を伝達可能とするために、ペアケーブルとされる。ペア
ケーブルの一方がハイレベルのとき、他方はローレベル
とされる。そして、そのような信号伝送路Ｌの受信用Ｌ
ＳＩ３０側端部では、差動増幅回路Ａ１の差動入力端子
間の信号振幅を小さくするため、ペアケーブルを橋絡す
るように、抵抗Ｒｒ１、Ｒｒ２の直列回路が設けられ、
その直列接続箇所に、抵抗Ｒｒ３を介して終端電圧Ｖｔ
が印加されるようになっている。そのような意味で、抵
抗Ｒｒ１乃至Ｒｒ３は全て終端抵抗とされる。

【００２８】本実施例回路においても、基本的に、ｐチ
ャンネル型ＭＯＳトランジスタのオープンドレインに整
合用抵抗が結合されているから、上記実施例回路と同様
の効果を得ることができる。また、送信側から受信側に
かけて差動構成となっているため、信号伝達時の外来ノ
イズが、差動増幅回路Ａ１で相殺され、その結果、受信
側ＬＳＩ３０の内部にノイズが伝達されないで済むか
ら、ノイズに強い回路構成とされる。

【００２９】図４には他の実施例回路が示される。

【００３０】図４に示される回路では、受信用ＬＳＩ３
０に信号を伝達するための出力バッファとして、送信用
ＬＳＩ２０に、ｐチャンネル型ＭＯＳトランジスタＭ１
と、ｐチャンネル型ＭＯＳトランジスタＭ２とがプッシ
ュ／プル接続されたものが適用される。すなわち、ＭＯ
ＳトランジスタＭ１、Ｍ２が直列接続され、それを相補
的にオン／オフ動作させるために、入力信号Ｓｉｇをイ
ンバータＮ１で反転させてから、ｐチャンネル型ＭＯＳ
トランジスタＭ２のゲート電極に伝達するようにしてい
る。整合用抵抗Ｒｔは、ｐチャンネル型ＭＯＳトランジ
スタＭ１、Ｍ２の直列接続箇所に接続され、この整合用
抵抗Ｒｔの他端が信号伝送路Ｌに結合される。そして、
この信号伝送路Ｌの受信用ＬＳＩ３０側端部では、終端
抵抗Ｒｒ１が設けられ、この終端抵抗Ｒｒ１を介して終
端電圧Ｖｔが印加されるようになっている。入力信号Ｓ
ｉｇがハイレベルの場合、ｐチャンネル型ＭＯＳトラン
ジスタＭ２が一時的にオンするため、信号伝送路Ｌの蓄
積電荷を急速に引き抜くことができる。このため、上記
実施例回路の場合よりもデータ転送時間の短縮が可能と
される。ｐチャンネル型ＭＯＳトランジスタＭ１、Ｍ２
の直列接続箇所の電位が、ｐチャンネル型ＭＯＳトラン
ジスタＭ２のしきい値電圧Ｖｔｈｐ以下になったとき、
当該ｐチャンネル型ＭＯＳトランジスタＭ２がオフされ
る。ｐチャンネル型ＭＯＳトランジスタＭ２がオフされ
た状態は、図１に示される回路と等価である。

【００３１】図５には他の実施例回路が示される。

【００３２】図５においては、一つのボードに載置され
た複数のＬＳＩ４０、５０、６０の入出力端子が、共通
の信号伝送路であるバスＢＵＳに結合されている。複数
のＬＳＩ４０、５０、６０は、それぞれ内部論理回路５
と、この内部論理回路５とバスＢＵＳとの間で信号の入
出力を可能とするための入出力バッファＢＵＦとを含
み、特に制限されないが、公知の半導体集積回路製造技
術により単結晶シリコンなどの一つの半導体基板に形成
される。上記入出力バッファＢＵＦは、ＬＳＩの外部に
信号を出力するための駆動素子として、ｐチャンネル型
ＭＯＳトランジスタＭ１のオープンドレイン回路とされ
る。すなわち、ｐチャンネル型ＭＯＳトランジスタＭ１
のソース電極は、高電位側電源Ｖｄｄに結合され、ドレ
イン電極は、ＬＳＩの外部に引き出され、ゲート電極Ｇ
は、内部論理回路５ブロックの出力端子に結合されてい
る。また、このｐチャンネル型ＭＯＳトランジスタＭ１
のドレイン電極は、ＬＳＩの外部出力端子を介して整合
用抵抗Ｒｔに結合され、さらにこの整合用抵抗Ｒｔを介
してバスＢＵＳに結合される。整合用抵抗Ｒｔは、上記
実施例の場合と同様に、抵抗値の変更の容易性を考慮し
て、ＬＳＩの外付け部品の一つとされる。

【００３３】各ＬＳＩ４０、５０、６０には、バスＢＵ
Ｓを介して伝達される信号をＬＳＩ内部に取込むための
入力バッファとして、差動増幅回路Ａ１が配置されてい
る。この差動増幅回路Ａ１の反転入力端子（−）には、
論理レベル判定のためにＬＳＩ内部において生成される
か又は、ＬＳＩ外部より与えられた基準電圧Ｖｒｅｆが
入力され、バスＢＵＳから非反転入力端子（＋）に伝達
された信号の論理レベルが上記基準電圧Ｖｒｅｆに基づ
いて判定されるようになっている。この差動増幅回路Ａ
１の出力は、内部論理回路５に伝達される。また、バス
ＢＵＳの両端部には、当該バスＢＵＳでの信号反射を阻
止するため、終端抵抗Ｒｒ１、Ｒｒ１が設けられ、この
終端抵抗Ｒｒ１、Ｒｒ１を介して終端電圧Ｖｔが印加さ
れるようになっている。

【００３４】上記の回路構成において、ＬＳＩ間のデー
タ送受信の電圧レベルは、図１に示される回路の場合と
同様であるが、バスＢＵＳの両端部で終端されているた
め、直流的な抵抗は、一つの抵抗Ｒｒ１の半分になる。
従って、上記式は、以下のようになる。Ｖｈ＝（Ｖｄｄ−Ｖｔ）（Ｒｒ１／２） ×〔Ｒｐｏｎ＋Ｒｔ＋（Ｒｒ１／２）〕＋Ｖｔそして、同様に、Ｒｐｏｎ＋Ｒｔ＝２３７．５／２であるから、高電位側電源Ｖｄｄが５Ｖの場合の抵抗値
は、ほぼ１１９Ωとなる。

【００３５】また、高電位側電源Ｖｄｄが３．３Ｖの場
合の値も、合成抵抗が半分になるから、Ｒｐｏｎ＋Ｒｔ＝６５．６Ω となる。

【００３６】図６、図８には、基本的に図５の回路構成
を採用して１０個のＬＳＩを共通のバスＢＵＳに結合し
た場合のシミュレーション波形が示される。図６と図８
とでは、横軸の時間スケールは等しいが、縦軸の電圧ス
ケールが異なっている。また、図８では駆動素子（ｐチ
ャンネル型ＭＯＳトランジスタ・オープンドレイン）の
出力波形とともに、それへの入力波形が示される。入力
波形は立ち上り時間Ｔｒ＝１ｎｓ、立ち下がり時間Ｔｆ
＝１ｎｓの台形波とされる。高電位側電源Ｖｄｄは５Ｖ
とされ、差動増幅回路の入力容量の代用として、５ＰＦ
（ピコファラッド）の固定容量を付けている。

【００３７】図７、図９には、上記と同一条件でＧＴＬ
回路を適用した場合のシミュレーション波形が示され
る。図７と図９とでは、横軸の時間スケールは等しい
が、縦軸の電圧スケールが異なっている。図９では駆動
素子（ｎチャンネル型ＭＯＳトランジスタ・オープンド
レイン）の出力波形とともに、それへの入力波形が示さ
れる。入力波形は、立ち上り時間Ｔｒ＝１ｎｓ、立ち下
がり時間Ｔｆ＝１ｎｓの台形波とされる。

【００３８】図８に示されるように、入力波形の２．５
Ｖ、出力波形の０．８Ｖを過る点の時間をＴｐｄとする
とき、本実施例の場合、波形立ち下がり遅延時間Ｔｐｄ
ｆは、１．５６ｎｓ、波形立ち上り遅延時間Ｔｐｄｒは
０．９１ｎｓである。一方、ＧＴＬ回路の場合には、図
９に示されるように、波形立ち下がり遅延時間Ｔｐｄｆ
は、１．６１ｎｓ、波形立ち上り遅延時間Ｔｐｄｒは
１．１９ｎｓであり、このことにより、本実施例回路で
は、ＧＴＬ回路に匹敵する電気的特性が得られることが
分かる。

【００３９】図１０には上記実施例回路が形成されるＰ
−ｓｕｂＮ−ｗｅｌｌプロセス断面が示される。尚、
比較のため、ｎチャンネル型ＭＯＳトランジスタの断面
も示される。左端部１００に位置するのが、５Ｖ電源が
供給される駆動素子としてのｐチャンネル型ＭＯＳトラ
ンジスタ、右端部２００に位置するのが、３．３Ｖ電源
が供給される駆動素子としてのｐチャンネル型ＭＯＳト
ランジスタである。このｐチャンネル型ＭＯＳトランジ
スタのオープンドレインが、上記実施例のように、イン
タフェース回路の出力最終段回路とされる。図１０で
は、そのような二つのｐチャンネル型ＭＯＳトランジス
タの間に、ｎチャンネル型ＭＯＳトランジスタが二つ形
成される。左端部１００に位置するｐチャンネル型ＭＯ
Ｓトランジスタと、右端部２００に位置するｐチャンネ
ル型ＭＯＳトランジスタとは、互いに独立したＮウェル
に囲まれており、それによってノイズ伝搬（スパイク電
流）が遮断されるため、同一のＬＳＩ基板上で、５Ｖ電
源と３．３Ｖ電源を併用しても、ノイズに対する考慮は
不要とされる。つまり、動作時にｐチャンネル型ＭＯＳ
トランジスタのドレイン電極から電流が出力されるが、
Ｎウェルが分離されているため、他の回路へこの出力電
流が流れることはないから、低振幅インタフェースで特
に重要となるノイズ伝搬の低減が容易である。すなわ
ち、Ｐ−サブ，Ｎ−ウェルプロセスにおいて、上記実施
例のようにｐチャンネル型ＭＯＳトランジスタのオープ
ンドレインをインタフェース回路の出力最終段に適用す
ることは、３重ウェル構造を採用するなどの特別の工夫
を必要としないから、プロセスの簡素化が図れて有利と
される。

【００４０】また、駆動素子としてｐチャンネル型ＭＯ
Ｓトランジスタを適用すると、微細プロセスで問題とさ
れるホットキャリアによる特性劣化の問題もほとんど無
い。なぜなら、ｎチャンネル型ＭＯＳトランジスタの多
数キャリアはエレクトロンであり、容易に高エネルギー
を得て、ＭＯＳトランジスタの酸化膜中にエレクトロン
がトラップされるが、ｐチャンネル型ＭＯＳトランジス
タの多数キャリアはホールであり、移動度も上記エレク
トロンよりは少ないため、ホットキャリアが発生し難い
からである。

【００４１】図１１には上記実施例における差動増幅回
路Ａ１の詳細な回路が示される。

【００４２】図１１に示される差動増幅回路は、特に制
限されないが、０．３Ｖ〜１Ｖの小振幅入力信号Ｖｉｎ
を取込み、それをＣＭＯＳレベル（５．０Ｖ振幅）に変
換するためのレベル変換回路６０を含んで構成される。
このレベル変換回路６０は、特に制限されないが、入力
信号Ｖｉｎを基準電圧Ｖｒｅｆと比較することによって
当該入力信号を高電位側電源ＶｄｄとグランドＧＮＤと
の中間レベル程度に電圧変換するためのレベルシフタ１
１と、このレベルシフタ１１の出力信号を増幅するため
のセンスアンプ２９と、このセンスアンプ２９の出力信
号をＣＭＯＳレベルに変換するためのバッファ２５とを
含む。上記レベルシフタ１１は、ｎチャンネル型ＭＯＳ
トランジスタ１４，１５の負荷としてｐチャンネル型Ｍ
ＯＳトランジスタ１２，１３が結合される。ｎチャンネ
ル型ＭＯＳトランジスタ１６，１７が並列接続され、上
記ｎチャンネル型ＭＯＳトランジスタ１６，１７のソー
ス電極がＭＯＳトランジスタ１６，１７、及びｎチャン
ネル型ＭＯＳトランジスタ１８を介してグランドＧＮＤ
に結合される。このレベルシフタ１１は差動入力構成と
なっており、微小入力信号Ｖｉｎは、このレベルシフタ
１１によって高電位側電源ＶｃｃとグランドＧＮＤとの
中間のレベルに電圧変換される。このようなレベルに変
換するのは、後段のセンスアンプ２９が、ゲインの最も
大きな動作点で動作可能とするためである。レベルシフ
タ１１の動作はそれの定電流源素子を兼ねるＭＯＳトラ
ンジスタ１８によって制御される。つまり、このＭＯＳ
トランジスタ１８がオン状態の場合には回路に電流が流
れるのでレベルシフタとして動作するが、逆にオフの場
合には、回路電流が遮断されるので動作しない。

【００４３】上記センスアンプ２９は、差動結合された
ｎチャンネル型ＭＯＳトランジスタ２２，２３と、それ
の負荷としてのｐチャンネル型ＭＯＳトランジスタ１
９，２０，２１とを含む。上記ＭＯＳトランジスタ２
２，２３のソース電極は、定電流素子を兼ねるｎチャン
ネル型スイッチＭＯＳトランジスタ２４に結合され、こ
のＭＯＳトランジスタ２４によって動作制御される。上
記レベルシフタ１１を構成するＭＯＳトランジスタ１
４，１５のドレイン電極からの差動出力が、ＭＯＳトラ
ンジスタ２２，２３のゲート電極に伝達され、このセン
スアンプ２９で増幅されてから、後段のバッファ２５に
伝達され、ここでＣＭＯＳレベルに変換されるようにな
っている。

【００４４】図１２には上記差動増幅回路の他の構成例
が示される。

【００４５】ｐチャンネル型ＭＯＳトランジスタ３１と
３２とが差動結合され、それが、ｐチャンネル型ＭＯＳ
トランジスタ３５を介して高電位側電源Ｖｄｄに結合さ
れ、また、ｎチャンネル型ＭＯＳトランジスタ３３，３
４を介してグランドＧＮＤに結合されている。ｐチャン
ネル型ＭＯＳトランジスタ３２のゲート電極に、微小入
力信号Ｖｉｎが伝達され、ｐチャンネル型ＭＯＳトラン
ジスタ３１のゲート電極に基準電圧Ｖｒｅｆが伝達され
るようになっている。ｐチャンネル型ＭＯＳトランジス
タ３２とｎチャンネル型ＭＯＳトランジスタ３４の直列
接続箇所から差動出力が取出され、後段のインバータ３
６によって、ＣＭＯＳレベルに変換されるようになって
いる。図１２に示される差動増幅回路は、特に構成素子
数が少ない点で、有利とされる。

【００４６】図１３には、上記実施例回路が適用される
プロセッサシステムが示される。

【００４７】図１３に示されるプロセッサシステムは、
特に制限されないが、インタフェース回路７２が設けら
れ、このインタフェース回路７２によって各機能モジュ
ール間での信号のやり取りが可能とされる。マイクロプ
ロセッサ７１とメモリ７３はＬＳＩプロセス技術の発達
に伴い、ますます高速化される傾向にあるから、それに
対応するため、高速データ転送が可能なようにインタフ
ェースを構成する必要がある。例えば、バス７６、バス
７７を信号伝送路とするマイクロプロセッサ７１、メモ
リ７３の電源電圧が現在５Ｖであっても、将来的に３．
３Ｖに変更されることは十分に考えられ、そのような機
能ブロック間のインタフェース回路として、上記実施例
インタフェース回路を適用することは、整合抵抗の値を
変更することによって電源電圧変更に容易に対応可能で
あるから、非常に有利とされる。尚、汎用ＬＳＩ７４や
Ｉ／Ｏ（インプット／アウトプット）コントローラ７５
等は外部入出力装置等の制約から比較的低速のままで十
分であるから、それらを結合するバス７８は、従来のＴ
ＴＬバス等で十分とされる。

【００４８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４９】例えば、抵抗Ｒｔ、Ｒｒ１をＬＳＩのパッ
ケージ内部に設け、電源電圧変更において抵抗値の不足
分を外付け抵抗により補うようにしても良い。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である低振幅
インタフェース回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、機能モジ
ュール間のあらゆる各種インタフェースに適用すること
ができる。

【００５１】本発明は、少なくとも信号伝送路を介して
送信側から受信側への信号伝達を行うことを条件に適用
することができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５３】すなわち、信号伝送路駆動用素子としての
ｐチャンネル型電界効果トランジスタのソース電極と信
号伝送路との間に整合用抵抗を設け、当該信号伝送を終
端することによって、ＧＴＬと同等のインタフェースレ
ベルと高速性が達成される。また、上記整合用抵抗を半
導体基板の外部に配置し、それの値変更を可能とするこ
とによって、電源電圧の変更への対応の容易化が達成さ
れる。さらに、信号伝送路駆動用素子としてｐチャンネ
ル型電界効果トランジスタを適用することによって、Ｐ
−サブ，Ｎ−ウエルプロセスを用いたＬＳＩにおいて、
ｐチャンネル型電界効果トランジスタがＮ−ウエルによ
って基板から分離されるため、隣接回路へのノイズ伝搬
を阻止するための３重ウェル構造を採用するなどの特別
な工夫が不要とされる。

【図面の簡単な説明】

【図１】本発明の一実施例であるインタフェース回路の
電気結線図である。

【図２】本発明の他の実施例であるインタフェース回路
の電気結線図である。

【図３】本発明の他の実施例であるインタフェース回路
の電気結線図である。

【図４】本発明の他の実施例であるインタフェース回路
の電気結線図である。

【図５】本発明の他の実施例であるインタフェース回路
の電気結線図である。

【図６】上記図５の回路構成を採用して１０個のＬＳＩ
を共通のバスＢＵＳに結合した場合のシミュレーション
波形図である。

【図７】ＧＴＬ回路を採用して１０個のＬＳＩを共通の
バスＢＵＳに結合した場合のシミュレーション波形図で
ある。

【図８】上記図５の回路構成を採用して１０個のＬＳＩ
を共通のバスＢＵＳに結合した場合のシミュレーション
波形図である。

【図９】ＧＴＬ回路を採用して１０個のＬＳＩを共通の
バスＢＵＳに結合した場合のシミュレーション波形図で
ある。

【図１０】上記実施例回路が形成されるＰ−サブ，Ｎ−
ウェルプロセス断面図である。

【図１１】上記実施例における差動増幅回路の詳細な回
路図である。

【図１２】上記差動増幅回路の他の構成例の詳細な回路
図である。

【図１３】上記実施例が適用されるプロセッサシステム
の構成ブロック図である。

【符号の説明】

２０送信用ＬＳＩ３０受信用ＬＳＩ７１マイクロプロセッサ７２インタフェースＬＳＩ７３メモリ７４汎用ＬＳＩ７５Ｉ／ＯコントローラＡ１差動増幅回路Ｍ１ｐチャンネル型ＭＯＳトランジスタＭ２ｐチャンネル型ＭＯＳトランジスタＬ信号伝送路Ｒｔ整合用抵抗Ｒｔ１整合用抵抗Ｒｔ２整合用抵抗Ｒｒ１終端抵抗Ｒｒ２終端抵抗Ｒｒ３終端抵抗Ｓｉｇ入力信号Ｎ１インバータＶｔ終端電圧Ｖｒｅｆ基準電圧Ｖｄｄ高電位側電源ＧＮＤグランドＢＵＳバス

Claims

【特許請求の範囲】

【請求項１】信号伝送路を介して送信側から受信側へ
の信号伝達を可能とするインタフェース回路において、
信号伝送路駆動用素子として上記送信側に配置されたｐ
チャンネル型電界効果トランジスタと、このｐチャンネ
ル型電界効果トランジスタの出力端子と上記信号伝送路
との間に配置された整合用抵抗と、上記信号伝送路の受
信側端部に配置された終端抵抗とを含むことを特徴とす
るインタフェース回路。
【請求項２】上記送信側回路が一つの半導体基板に形
成されるとき、上記抵抗は、この半導体基板の外部に配
置される請求項１記載のインタフェース回路。
【請求項３】上記受信側の信号入力初段回路を差動増
幅器とした請求項１又は２に記載のインタフェース回
路。
【請求項４】信号出力のための複数の出力バッファ
と、信号入力のための複数の入力バッファとが、共通の
信号伝送路に結合されて成るインタフェース回路におい
て、上記出力バッファは、信号伝送路駆動用素子として
配置されたｐチャンネル型電界効果トランジスタと、こ
のｐチャンネル型電界効果トランジスタの出力端子と上
記信号伝送路との間に配置された整合用抵抗とを含み、
且つ、上記信号伝送路の両端部にはそれぞれ終端抵抗が
配置されて成ることを特徴とするインタフェース回路。