JP4332574B2 - 信号伝送回路、cmos半導体デバイス、及び回路基板 - Google Patents
信号伝送回路、cmos半導体デバイス、及び回路基板 Download PDFInfo
- Publication number
- JP4332574B2 JP4332574B2 JP2007278169A JP2007278169A JP4332574B2 JP 4332574 B2 JP4332574 B2 JP 4332574B2 JP 2007278169 A JP2007278169 A JP 2007278169A JP 2007278169 A JP2007278169 A JP 2007278169A JP 4332574 B2 JP4332574 B2 JP 4332574B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- gate
- additional
- driven
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
Id=β{(Vgs−Vt)Vds−(1/2)(Vds2)}
Id=(1/2)β(Vgs−Vt)2 (Vds>Vgs−Vt)
(1) N型FETはP型FETの倍の電流が流れる。
(2) N型FETのオン抵抗はP型FETの半分である。
と言える。
で表わされる。
で表される。
電圧E1及びE2は、上式で示されるように、RTとROUTの関数である。RT値を小さくするほど、電圧E1とE2は微少な値となる。しかし、被駆動回路RCは、閾値電圧を有しており、被駆動回路RCの信号の感度範囲で、RTの値を定めなければならない。入力がLであるときに被駆動回路RCが安定したL又はHの値を出力することのできる最大の入力電圧をVthLとし、入力がHであるときに被駆動回路RCが安定したH又はLの値を出力することのできる最小の入力電圧をVthHとする。入力をLから徐々に大きくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthLとし、入力をHから徐々に小さくした場合において、被駆動回路RCの出力が実質的に変化し始めるときの入力電圧をVthHとしてもよい。例えば、被駆動回路RCの入力電圧VthHが、VC+(VDD−VC)×0.2程度であり、同様に入力電圧VthLが、VC+(VSS−VC)×0.2程度であるとき、電圧E1とE2の式より、RTとROUTの比は、(1):(4以下)であるのが好ましい。また、RTをROUTで除した値は、1/2から1/4の間にあるのが更に好ましい。
RC被駆動回路
LIN信号線路
CL線路容量
CG入力容量
EJV中点電圧源
CUT遮断手段
Claims (20)
- 伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、
前記信号線路に対して入力端子が接続された論理反転機能を有する第1のゲートと、前記第1のゲートの入力端子および出力端子を接続した帰還回路とを有する付加回路と、
静止電流測定時に、前記付加回路に流れる電流を遮断する遮断手段と、
を備える信号伝送回路。 - 前記被駆動回路は、入力された電圧に応じて2値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記2値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項1に記載の信号伝送回路。 - 前記付加回路が、電源電圧VSS及びVDDのほぼ中点の電圧を出力することを特徴とする請求項1または2に記載の信号伝送回路。
- 前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項1から3のいずれかに記載の信号伝送回路。
- 前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの1/2から1/4の大きさであることを特徴とする請求項4に記載の信号伝送回路。
- 前記第1のゲートおよび前記被駆動回路が有する第2のゲートは、インバータであることを特徴とする請求項1から5のいずれかに記載の信号伝送回路。
- 前記第1のゲートが、前記第2のゲートとほぼ等しいベータレシオを有することを特徴とする請求項6に記載の信号伝送回路。
- 前記付加回路が、前記第1のゲートであるNANDゲートと、前記NANDゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1から5のいずれかに記載の信号伝送回路。
- 前記NANDゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項8に記載の信号伝送回路。
- 前記付加回路が、前記第1のゲートであるNORゲートと、前記NORゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項1から5のいずれかに記載の信号伝送回路。
- 前記NORゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項10に記載の信号伝送回路。
- 前記付加回路が、前記信号線路の終端に接続されることを特徴とする請求項1から11のいずれかに記載の信号伝送回路。
- 前記遮断手段は、前記被駆動回路が前記伝送信号を取り込む場合に前記付加回路を動作状態に維持する請求項1から12のいずれかに記載の信号伝送回路。
- 伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたCMOS半導体デバイスにおいて、
前記信号伝送回路は、
前記信号線路に対して入力端子が接続された論理反転機能を有する第1のゲートと、前記第1のゲートの入力端子および出力端子を接続した帰還回路とを有する付加回路と、
静止電流測定時に、前記付加回路に流れる電流を遮断する遮断手段と、
を備えるCMOS半導体デバイス。 - 前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項14に記載のCMOS半導体デバイス。
- 前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しいことを特徴とする請求項14または15に記載のCMOS半導体デバイス。
- 伝送信号を送り出す駆動回路を有する第1半導体デバイスと、2つの電源電圧VSS及びVDD(VDD>VSS)により駆動され、前記伝送信号を取り込む被駆動回路を有する第2半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、
前記信号線路に対して入力端子が接続された論理反転機能を有する第1のゲートと、前記第1のゲートの入力端子および出力端子を接続した帰還回路とを有する付加回路と、
静止電流測定時に、前記付加回路に流れる電流を遮断する遮断手段と、
を備える回路基板。 - 前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項17に記載の回路基板。
- 前記遮断手段は、前記被駆動回路が前記伝送信号を取り込む場合に前記付加回路を動作状態に維持する請求項17または18に記載の回路基板。
- 伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、2つの電源電圧V SS 及びV DD (V DD >V SS )により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を備える半導体集積回路の静止電流測定方法であって、
前記信号伝送回路は、
前記信号線路に対して入力端子が接続された論理反転機能を有する第1のゲートと、前記第1のゲートの入力端子および出力端子を接続した帰還回路とを有する付加回路と、
前記付加回路に流れる電流を遮断する遮断手段と、
を備え、
当該静止電流測定方法は、
前記遮断手段に制御信号を与えて前記付加回路に流れる電流を遮断し、
前記付加回路に流れる電流を遮断した状態で前記半導体集積回路の静止電流を測定する
静止電流測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278169A JP4332574B2 (ja) | 1997-08-20 | 2007-10-25 | 信号伝送回路、cmos半導体デバイス、及び回路基板 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22342597 | 1997-08-20 | ||
JP2007278169A JP4332574B2 (ja) | 1997-08-20 | 2007-10-25 | 信号伝送回路、cmos半導体デバイス、及び回路基板 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23075498A Division JP4197553B2 (ja) | 1997-08-20 | 1998-08-17 | 信号伝送回路、cmos半導体デバイス、及び回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008054352A JP2008054352A (ja) | 2008-03-06 |
JP4332574B2 true JP4332574B2 (ja) | 2009-09-16 |
Family
ID=39237876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007278169A Expired - Fee Related JP4332574B2 (ja) | 1997-08-20 | 2007-10-25 | 信号伝送回路、cmos半導体デバイス、及び回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4332574B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7002146B2 (ja) * | 2017-10-23 | 2022-01-20 | ウルトラメモリ株式会社 | 信号伝送回路及びチップモジュール |
-
2007
- 2007-10-25 JP JP2007278169A patent/JP4332574B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008054352A (ja) | 2008-03-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7554379B2 (en) | High-speed, low-power level shifter for mixed signal-level environments | |
US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
US7808269B2 (en) | Semiconductor integrated circuit | |
US9225334B2 (en) | Methods, integrated circuits, apparatuses and buffers with adjustable drive strength | |
US9130793B2 (en) | Constant delay zero standby differential logic receiver and method | |
US20030052369A1 (en) | Semiconductor output circuit device | |
JP4477705B2 (ja) | 差動増幅回路 | |
EP0642226A2 (en) | Translator circuits with symmetrical switching delays | |
JP4197553B2 (ja) | 信号伝送回路、cmos半導体デバイス、及び回路基板 | |
JP3808306B2 (ja) | 同相モード除去機能を有する差動バッファ | |
US6563351B2 (en) | Semiconductor integrated circuit having output buffer | |
US20040000944A1 (en) | Switching point detection circuit and semiconductor device using the same | |
JP4332574B2 (ja) | 信号伝送回路、cmos半導体デバイス、及び回路基板 | |
KR100452912B1 (ko) | 신호전송회로,cmos반도체장치,및회로기판 | |
JP4425367B2 (ja) | 遅延デバイス | |
JP2002204154A (ja) | 終端回路およびその方法 | |
US6329837B1 (en) | Termination circuits and methods therefor | |
US7002243B2 (en) | Signal transmission circuit, CMOS semiconductor device, and circuit board | |
JP3426594B2 (ja) | 入力バッファ回路 | |
JP4543071B2 (ja) | 遅延デバイス | |
US6326804B1 (en) | Termination circuits and methods therefor | |
EP0924854A1 (en) | Differential circuits for higher integration | |
Shin et al. | A slew rate-controlled output driver having a constant transition time over the variations of process, voltage and temperature | |
JP2003069414A (ja) | 半導体装置の出力回路 | |
JP2004222011A (ja) | 小振幅出力バッファ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071025 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090616 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090622 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120626 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120626 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130626 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |