JPH04233820A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH04233820A
JPH04233820A JP3191250A JP19125091A JPH04233820A JP H04233820 A JPH04233820 A JP H04233820A JP 3191250 A JP3191250 A JP 3191250A JP 19125091 A JP19125091 A JP 19125091A JP H04233820 A JPH04233820 A JP H04233820A
Authority
JP
Japan
Prior art keywords
transistor
buffer
pull
shunt
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3191250A
Other languages
English (en)
Other versions
JP2665079B2 (ja
Inventor
John C Kriz
ジョン　クリストファ　クリッツ
Mean-Sea Tsay
ミーン−シー　ツェイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH04233820A publication Critical patent/JPH04233820A/ja
Application granted granted Critical
Publication of JP2665079B2 publication Critical patent/JP2665079B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路バッファに係り
、特にそのバッファによって生ずるノイズを低減する容
量シャント回路を有する集積回路出力バッファに関する
。
【０００２】
【従来の技術】集積回路出力バッファは、外部導体に接
続された負荷を駆動するために使用される。この負荷の
典型的なものは、比較的大きな容量を含み、場合によっ
ては相当な抵抗負荷をも含んでいる。このために、出力
バッファの設計に際して、負荷を駆動する出力トランジ
スタのサイズは、最悪の条件下で最大のスイッチング速
度が得られるように十分な大きさに設計されるのが通常
である。
【０００３】このような最悪の条件には一般に「スロー
」プロセスが含まれる。「スロー」プロセスとは、許容
し得る速度範囲の下端（即ち、最低許容速度）で動作す
る集積回路が製造される正規の製造プロセスから逸脱し
たプロセス、要するに動作速度の遅い集積回路が製造さ
れてしまうプロセスを言う。更に、高温での動作及び低
い電源電圧もまた設計にとって最悪の条件となる。しか
しながら、バッファの設計でこれら最悪の条件を補償し
ようとすると、許容できないほどに大きいスイッチング
ノイズを生ずる結果となる。このようなノイズは、バッ
ファ回路から同じ集積回路上の他の回路又は接続された
外部導体への容量性又は誘導性結合によるものである。 また、それはバッファがスイッチしたときの電流による
電源接地バウンスによるものである。
【０００４】バッファのノイズを制御するために、種々
の技術が開発されてきた。ある技術は、プロセス変動、
温度変化又は電源電圧変動がスイッチング速度を上昇さ
せる傾向にあるとき、バッファへの駆動信号を制御して
その駆動レベルを低下させる。この方法では、バッファ
は依然として最悪の条件下で正しく動作するように設計
されている。従って、最良の条件下では、バッファ出力
電圧の立上り及び立下り時間によって決定されるスイッ
チング速度は比較的一定に維持される。従って、バッフ
ァによって生ずるノイズも比較的一定に維持される。こ
のような技術は、上述した米国特許第４８２３０２９号
に記載されている。
【０００５】
【発明が解決しようとする課題】しかし、温度変化や電
源電圧の変動などの種々の変動要因に対してスイッチン
グ速度を一定に保持する、即ちスイッチング速度ノイズ
を低レベルに維持する更に有効なバッファ回路を望まれ
ている。
【０００６】
【課題を解決するための手段】本発明による集積回路バ
ッファは、直列接続されたトランジスタとキャパシタと
からなるシャント回路を有し、そのシャント回路によっ
てバッファ出力段に入力する駆動信号の大きさが少なく
とも部分的に制御される。シャントトランジスタのコン
ダクタンスは、バッファスイッチング速度に影響する種
々の変動要因に関して、そのスイッチング速度をより一
定に維持するように制御される。変動要因の代表的なも
のには、集積回路製造プロセス、動作温度及び動作電圧
などがある。本発明によって、バッファのスイッチング
ノイズを低減することができる。
【０００７】
【実施例】図１は本発明の一実施例であり、ＴＴＬ負荷
の駆動に適した回路構成を示している。バッファ出力段
はｎチャネルプルアップトランジスタ１００とｎチャネ
ルプルダウントランジスタ１０１とからなり、それらの
ドレインはバッファ出力ノード１０２に接続されている
。バッファ出力ノードはボンドパッド１１６に接続され
ている。ボンドパッド１１６はパッケージ端子接続用で
あり、ワイヤボンディングやその他技術が用いられ、バ
ッファが外部負荷に接続される。外部負荷は典型的には
、容量（ＡＣ）成分をかなり有するが、ＴＴＬ負荷の場
合には出力バッファからプルダウン電流を必要とする抵
抗（ＤＣ）成分を有する。
【０００８】トランジスタ１００及び１０１は、典型的
には集積回路の製造プロセス変動、動作温度及び動作電
圧の最悪条件を仮定することでサイズ決めされる。トラ
ンジスタ１００及び１０１の制御電極（即ち、ゲート）
は電流制御インバータ１０３及び１０４から相補的駆動
信号を受け取る。インバータ１０３への入力信号は、イ
ンバータ１０５によってインバータ１０４への入力信号
とは相補関係にある。
【０００９】出力段への駆動信号は、トランジスタ及び
キャパシタからなるシャント回路によって制御される。 本実施例における駆動信号は相補成分を有するために、
プルアップ及ぶプルダウントランジスタは別々のシャン
ト回路に接続されている。プルアップトランジスタ１０
０のゲートはシャントトランジスタ１０７に接続され、
トランジスタ１０７はＶｓｓに接続されたシャントトラ
ンジスタ（キャパシタ）１０８に接続されている。プル
ダウントランジスタ１０１はシャントトランジスタ１０
８及びシャントキャパシタ１１０に同様に接続されてい
る。
【００１０】シャントトランジスタ１０７及び１０９の
ゲートは、制御電圧ＶＣＴＬを発生する補償回路１１３
に接続されている。電圧ＶＣＴＬが上昇すると、シャン
トトランジスタ１０７及び１０９のコンダクタンスは上
昇し、それによって駆動電流のより大きな部分がシャン
トキャパシタ１０８及び１１０をそれぞれ通してグラウ
ンド（Ｖｓｓ）へ分流する。したがって、出力トランジ
スタ１００及び１０１のゲートの駆動信号の大きさは減
少し、このことがノード１０２の出力信号の立上り及び
立下り時間を増大させるように作用しバッファのスイッ
チング速度を低下させるように働く。逆に、電圧ＶＣＴ
Ｌが低下すると、シャントトランジスタ１０７及び１０
９のコンダクタンスが低下し、それによってシャントキ
ャパシタ１０８及び１１０を通しグラウンドへ分流され
る駆動信号の量が減少する。したがって、トランジスタ
１００及び１０１のゲートでの駆動信号の大きさが増大
し、このことがバッファスイッチング速度を上昇させる
。
【００１１】本実施例において、電圧ＶＣＴＬはトラン
ジスタ１１１及び抵抗１１２によって次の変化に対応す
るように生成される。 （１）集積回路が正規の回路の速度よりも速い回路を製
造するプロセス（「ファースト」プロセス）によって製
造された場合、トランジスタ１１１のゲインは上昇する
。従って、トランジスタ１１１のコンダクタンスが上昇
し、正規の場合よりも電圧ＶＣＴＬを上昇させる。逆に
、集積回路が「スロー」プロセスによって製造された場
合、トランジスタ１１１のコンダクタンスは低下する。 これにより正規の場合よりも電圧ＶＣＴＬが低下する。
【００１２】（２）動作電圧ＶＤＤが上昇したとき、ト
ランジスタ１１１のソース・ドレイン間電圧は上昇し、
それによってトランジスタ１１１を通るチャネル電流が
増大する。従って抵抗１１２を通る電流が増大し、電圧
ＶＣＴＬはトランジスタ１１１の抵抗値の抵抗１１２に
対する比によって決定されるように上昇する。逆に、動
作電圧ＶＤＤが低下すると、電圧ＶＣＴＬは低下する。
【００１３】（３）集積回路の動作温度が上昇すると、
トランジスタ１１１のゲインが低下し、それによってそ
のコンダクタンスが減少する。従って、電圧ＶＣＴＬは
低下する。逆に、動作温度が低下すると、トランジスタ
１１１のコンダクタンスが減少し、その結果電圧ＶＣＴ
Ｌは上昇する。
【００１４】上記シャント回路の説明から分かるように
、ＶＣＴＬの前記変化によってバッファのスイッチング
速度の変化が補償される。即ち、バッファのスイッチン
グ速度を上昇させるはずの「ファースト」プロセスによ
って、駆動信号の低減が生じ、シャント回路がない場合
よりもスイッチング速度をより一定に維持しようとする
。同様に、動作電圧及び温度の変化は、シャント回路の
働きによりそれら変化を補償しようとする。なお、シャ
ント回路によるこの補償は他の補償回路によって補助さ
れても良い。例えば、図１におけるインバータ１０３及
び１０４は電圧ＶＣＴＬによって制御されるように構成
されている。トランジスタ１１４及び１１５のコンダク
タンスはバッファスイッチング速度をより一定に維持す
るような仕方で制御される。この仕方でのインバータ１
０３及び１０４の制御は、上述の米国特許第４８２３０
２９号に記載されている。ただし、その制御は本発明に
とっては選択的要素である。
【００１５】本発明の典型的な実施例では、集積回路の
動作温度の変化に対して抵抗値をより一定にするために
、抵抗１１２はオフ・チップ抵抗を用いる。１つの設計
例では、抵抗値９００オームが用いられる。ただし、制
御電圧ＶＣＴＬは、図１に示された以外の補償回路によ
って発生されても良い。他の例としては、上記米国特許
第４８２３０２９号を参照されたい。
【００１６】シャントキャパシタ１０８及び１１０はＭ
ＯＳ電界効果デバイスを用いて構成される。図示するよ
うに、ＭＯＳデバイスのゲートを一方のキャパシタ電極
とし、その半導体基板を他方のキャパシタ電極とし、そ
のゲート絶縁膜をキャパシタ誘電体として使用する。こ
の実施例において、０．９μｍ技術で形成された回路で
は約２ｐＦの容量が適当であり、容易に実現できるであ
ろう。
【００１７】別のタイプのキャパシタを用いていも良い
。例えば、酸化膜で分離された堆積ドープポリシリコン
層からなるキャパシタも可能である。この場合、シャン
トトランジスタとシャントキャパシタの直列接続は逆に
なる。即ち、シャントトランジスタがバッファ出力トラ
ンジスタのゲートに接続され、シャントトランジスタが
シャントキャパシタと接地との間に接続される。なお、
接地電位（Ｖｓｓ）に接続される代わりに、シャント回
路が他の一定電圧源（例えば、ＶＤＤ）に接続されても
良い。これは使用されるデバイスの特性によって決まる
ことである。
【００１８】図２は、本発明の第２実施例を示す。ここ
には、出力電圧ＶｓｓからＶＤＤまでのフルに振れるＣ
ＭＯＳバッファが例示されている。このために、出力段
はｐチャネルプルアップトランジスタ２００及びｎチャ
ネルプルダウントランジスタ２０１からなる。ｐチャネ
ルトランジスタ２００のためのシャント回路はトランジ
スタ２０７及びキャパシタ２０８からなり、それらはｐ
チャネルデバイスとして示されている。その制御電圧Ｖ
ＣＴＬＰは、ｎチャネルトランジスタ２１５及び抵抗２
１６からなる補償回路２１４によって発生される。なお
、図１のように制御電圧を発生させる場合は、シャント
トランジスタ２０７はｎチャネルデバイスであり、同様
に、シャントキャパシタ２０８はｎチャネルデバイスで
形成される。
【００１９】ｎチャネルトランジスタ２０１のためのシ
ャント回路はトランジスタ２０９及びキャパシタ２１０
からなる。制御電圧ＶＣＴＬＮは補償回路２１３によっ
て発生される（図１の回路１１３に対応する）。必要な
らば、駆動インバータ２０３及び２０４は、図１のイン
バータ１０３及び１０４で示した類似の仕方でＶＣＴＬ
Ｐ及びＶＣＴＬＮによって制御されても良い。この場合
、ｎチャネルトランジスタを用いて、図１のｐチャネル
トランジスタ１１４と類似の仕方でインバータ２０３に
対する制御を行う。
【００２０】上記実施例では、プルアップ及びプルダウ
ントランジスタが別々の駆動段で駆動されている（図１
の１０３、１０４、図２の２０３、２０４）。この構成
によってインバータ段のスイッチングしきい値を別々に
選択することが可能となり、プルアップ及びプルダウン
トランジスタの同時ＯＮ時間を最小化し、従って消費電
力を最小化できる。更に、別個の駆動回路であるために
、プルアップ及びプルダウントランジスタを双方ともに
同時にＯＦＦできる付加論理回路（図示せず）によって
３状態設計を容易に実現することができる。また、２つ
の出力トランジスタに対して２つの別個のシャント回路
を用いることで、（プルアップトランジスタによる）立
上り時間を（プルダウントランジスタによる）立下り時
間とは別に制御することも可能である。
【００２１】図３は本発明の第３実施例を示し、出力ト
ランジスタ３００及び３０１のゲートが共に共通入力ノ
ード３０３に接続されている。シャントトランジスタ３
０４及びシャントキャパシタ３０５からなる単一のシャ
ント回路は、電圧ＶＣＴＬにしたがってノード３０２の
出力電圧の立上り及び立下り時間の双方をスローダウン
させることによりバッファスイッチング速度の所望の補
償を行う。
【００２２】なお、本発明はオン・チップ負荷の駆動に
使用することもできる。例えば、クロック駆動回路及び
チップ上又はウエハ上の長い導体を駆動する回路などに
本発明を適用すると有利である。また、上記実施例では
電界効果デバイスを用いているが、バイポーラデバイス
で構成することも可能である。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
るバッファは、直列接続されたシャントトランジスタ及
びシャントキャパシタを設け、バッファの出力トランジ
スタの駆動信号を制限することで、バッファのスイッチ
ング速度を一定に維持することができる。
【図面の簡単な説明】
【図１】ＴＴＬ出力バッファとしての使用に適した本発
明の第１実施例を示す回路図である。
【図２】ＣＭＯＳ出力バッファとしての使用に適した本
発明の第２実施例を示す回路図である。
【図３】ＣＭＯＳ出力バッファとしての使用に適した本
発明の第３実施例を示す回路図である。
【符号の説明】
１００　　ｎチャネルプルアップトランジスタ１０１　
　ｎチャネルプルダウントランジスタ１０２　　バッフ
ァ出力ノード １０３、１０４、１０５　　インバータ１０６　　デー
タ入力ノード １０７、１０９　　シャントトランジスタ１０８、１１
０　　シャントキャパシタ１１３　　補償回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　バッファ出力ノード（１０２）の電圧
    を第１電源電圧（ＶＤＤ）の方向へ引くプルアップトラ
    ンジスタ（１００）と、前記ノードの電圧を第２電源電
    圧（Ｖｓｓ）の方向へ引くプルダウントランジスタ（１
    ０１）とを有するバッファからなる集積回路において、
    前記バッファは更に、前記プルアップ及びプルダウント
    ランジスタの少なくとも一方の制御電極と一定電圧ノー
    ド（例えばＶｓｓ）との間に直列接続されたシャントト
    ランジスタ（１０７、１０９）と；プロセス速度、動作
    温度及び動作電圧のうち少なくとも１つの要因の変動に
    対してバッファのスイッチング速度を一定に維持するよ
    うに前記シャントトランジスタのコンダクタンスを制御
    する補償手段（１１３）と；を有することを特徴とする
    集積回路。
  2. 【請求項２】　　前記プルアップトランジスタはｐチャ
    ネル電界効果トランジスタ（２００）であり、前記プル
    ダウントランジスタはｎチャネル電界効果トランジスタ
    （２０１）であることを特徴とする請求項１記載の集積
    回路。
  3. 【請求項３】　　前記プルアップトランジスタはｎチャ
    ネル電界効果トランジスタ（１００）であり、前記プル
    ダウントランジスタはｎチャネル電界効果トランジスタ
    （１０１）であることを特徴とする請求項１記載の集積
    回路。
  4. 【請求項４】　　第１シャントトランジスタ（１０７）
    及び第１シャントキャパシタ（１０８）は前記プルアッ
    プトランジスタ（１００）の制御電極と一定電圧ノード
    （Ｖｓｓ）との間に直列に接続され、第２シャントトラ
    ンジスタ（１０９）及び第２シャントキャパシタ（１１
    ０）は前記プルダウントランジスタ（１０１）の制御電
    極と一定電圧ノード（Ｖｓｓ）との間に直列に接続され
    ていることを特徴とする請求項１記載の集積回路。
  5. 【請求項５】　　前記バッファは、前記バッファ出力ノ
    ード（１０２）がボンドパッド（１１６）に接続された
    出力バッファであることを特徴とする請求項１記載の集
    積回路。
  6. 【請求項６】　　前記バッファはオン・チップ駆動回路
    であり、前記バッファ出力ノードは当該集積回路上の負
    荷に接続されていることを特徴とする請求項１記載の集
    積回路。
JP3191250A 1990-07-05 1991-07-05 集積回路 Expired - Fee Related JP2665079B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/549,519 US5017807A (en) 1990-07-05 1990-07-05 Output buffer having capacitive drive shunt for reduced noise
US549519 1990-07-05

Publications (2)

Publication Number Publication Date
JPH04233820A true JPH04233820A (ja) 1992-08-21
JP2665079B2 JP2665079B2 (ja) 1997-10-22

Family

ID=24193345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3191250A Expired - Fee Related JP2665079B2 (ja) 1990-07-05 1991-07-05 集積回路

Country Status (2)

Country Link
US (1) US5017807A (ja)
JP (1) JP2665079B2 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285116A (en) * 1990-08-28 1994-02-08 Mips Computer Systems, Inc. Low-noise high-speed output buffer and method for controlling same
US5136182A (en) * 1990-08-31 1992-08-04 Advanced Micro Devices, Inc. Controlled voltage or current source, and logic gate with same
US5103118A (en) * 1990-11-19 1992-04-07 National Semiconductor Corporation High speed anti-undershoot and anti-overshoot circuit
US5338984A (en) * 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
US5303191A (en) * 1992-01-23 1994-04-12 Motorola, Inc. Memory with compensation for voltage, temperature, and processing variations
US5248907A (en) * 1992-02-18 1993-09-28 Samsung Semiconductor, Inc. Output buffer with controlled output level
JP2759577B2 (ja) * 1992-05-14 1998-05-28 三菱電機株式会社 バッファ回路
US5214320A (en) * 1992-06-12 1993-05-25 Smos Systems, Inc. System and method for reducing ground bounce in integrated circuit output buffers
US5248906A (en) * 1992-06-12 1993-09-28 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current
US5430387A (en) * 1992-09-16 1995-07-04 International Business Machines Corporation Transition-controlled off-chip driver
US5334885A (en) * 1993-01-13 1994-08-02 At&T Bell Laboratories Automatic control of buffer speed
JP2896305B2 (ja) * 1993-05-15 1999-05-31 株式会社東芝 半導体集積回路装置
US5657456A (en) * 1993-06-18 1997-08-12 Digital Equipment Corporation Semiconductor process power supply voltage and temperature compensated integrated system bus driver rise and fall time
US5687330A (en) * 1993-06-18 1997-11-11 Digital Equipment Corporation Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver
EP0678983B1 (en) * 1994-04-22 1998-08-26 STMicroelectronics S.r.l. Output buffer current slew rate control integrated circuit
JP3537500B2 (ja) * 1994-08-16 2004-06-14 バー−ブラウン・コーポレーション インバータ装置
KR0129592B1 (ko) * 1994-09-09 1998-10-01 김주용 저잡음 출력 버퍼
JP2655096B2 (ja) * 1994-09-29 1997-09-17 日本電気株式会社 出力バッファ回路
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5498977A (en) * 1995-03-03 1996-03-12 Hewlett-Packard Company Output driver having process, voltage and temperature compensation for delay and risetime
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US5739714A (en) * 1995-10-24 1998-04-14 Lucent Technologies, Inc. Apparatus for controlling ground bounce
JP3650460B2 (ja) * 1996-03-06 2005-05-18 株式会社アドバンテスト 温度補正付きドライバ回路
JPH10242834A (ja) * 1997-02-26 1998-09-11 Nippon Precision Circuits Kk Ｃｍｏｓ回路
US6285215B1 (en) * 1999-09-02 2001-09-04 Micron Technology, Inc. Output driver having a programmable edge rate
US6522208B1 (en) * 1999-11-03 2003-02-18 Bae Systems Information And Electronic Systems Integration, Inc. Oscillator and method for generating a frequency within a stable frequency range
US6463395B1 (en) * 1999-12-10 2002-10-08 Teradyne, Inc. Shunt capacitance compensation structure and method for a signal channel
CA2313286A1 (en) * 2000-06-30 2001-12-30 Mosaid Technologies Incorporated Digital delay element
US6522180B1 (en) * 2000-12-21 2003-02-18 Intel Corporation Bi-voltage levels switches
US6753708B2 (en) * 2002-06-13 2004-06-22 Hewlett-Packard Development Company, L.P. Driver circuit connected to pulse shaping circuitry and method of operating same
US6841983B2 (en) * 2002-11-14 2005-01-11 Fyre Storm, Inc. Digital signal to pulse converter and method of digital signal to pulse conversion
US7262637B2 (en) * 2005-03-22 2007-08-28 Micron Technology, Inc. Output buffer and method having a supply voltage insensitive slew rate
US7411414B1 (en) 2007-10-23 2008-08-12 Lattice Semiconductor Corporation Single-ended output driver buffer
JP5747445B2 (ja) * 2009-05-13 2015-07-15 富士電機株式会社 ゲート駆動装置
US8344659B2 (en) * 2009-11-06 2013-01-01 Neofocal Systems, Inc. System and method for lighting power and control system
US20130049884A1 (en) * 2011-08-22 2013-02-28 Texas Instruments Incorporated Methods and circuits for attenuating high-frequency noise

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH03227116A (ja) * 1990-01-31 1991-10-08 Sanyo Electric Co Ltd 出力バッファ回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499387A (en) * 1981-12-15 1985-02-12 Tokyo Shibaura Denki Kabushiki Kaisha Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit
US4823029A (en) * 1987-06-25 1989-04-18 American Telephone And Telegraph Company At&T Bell Laboratories Noise controlled output buffer
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
US4859870A (en) * 1987-10-14 1989-08-22 Lsi Logic Incorporated Two-mode driver circuit
US4849661A (en) * 1988-06-16 1989-07-18 Intel Corporation CMOS input buffer with switched capacitor reference voltage generator
US4947061A (en) * 1989-02-13 1990-08-07 At&T Bell Laboratories CMOS to ECL output buffer circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH03227116A (ja) * 1990-01-31 1991-10-08 Sanyo Electric Co Ltd 出力バッファ回路

Also Published As

Publication number Publication date
US5017807A (en) 1991-05-21
JP2665079B2 (ja) 1997-10-22

Similar Documents

Publication Publication Date Title
JP2665079B2 (ja) 集積回路
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
US5568062A (en) Low noise tri-state output buffer
JPS60134544A (ja) バストランシーバー
JPH05267603A (ja) 集積回路
US6121789A (en) Output buffer with control circuitry
JPH04229714A (ja) バッファを有する集積回路
US6621329B2 (en) Semiconductor device
US6130549A (en) Output driver of an integrated semiconductor chip
JP3146829B2 (ja) 半導体集積回路
JPH01240013A (ja) 半導体集積回路装置
US6452827B1 (en) I/O circuit of semiconductor integrated device
US20030164722A1 (en) System and method for compensating for the effects of process, voltage, and temperature variations in a circuit
JP3175989B2 (ja) 出力バッファ回路
JP2001251176A (ja) レベルシフト回路
US6288582B1 (en) Output circuit for semiconductor integrated circuit
US5574391A (en) ECL integrated circuit allowing fast operation
KR930003001B1 (ko) 저잡음 cmos 드라이버
JPH02154461A (ja) 半導体集積回路の出力バッファ
Chauhan et al. A high performance, high voltage output buffer in a low voltage CMOS process
JPH08330520A (ja) 半導体集積回路装置
JPH05327465A (ja) 半導体集積回路
JPS60223322A (ja) Ｃｍｏｓ半導体集積回路装置
JP2618884B2 (ja) 半導体出力回路
JPH04242319A (ja) Ｃｍｏｓ集積回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090620

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100620

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100620

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees