KR930003001B1 - 저잡음 cmos 드라이버 - Google Patents

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Abstract

내용 없음.

Description

저잡음 CMOS 드라이버
제 1 도는 종래의 데이타 출력 버퍼의 회로도.
제 2 도는 본 발명에 의한 저잡음 CMOS 드라이버를 구비한 데이타 출력버퍼의 회로도.
제 3 도는 제 2 도의 풀업 PMOS 트랜지스터 및 PN 접합 다이오드의 반도체 기판상에서의 구조를 나타낸 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명
NOR1, 2 : 노아게이트 NIT1∼INT3 : 인버터
C1, C2 : MOS 캐패시터 PM : PMOS 트랜지스터
NM : NMOS 트랜지스터 D : PN 접합 다이오드
N1, N2, N3 : 노드 10 : 반도체 기판
20 : PMOS 트랜지스터 영역 21 : 게이트 전극층
22, 23 : 소오스/드레인 전극층 30 : 확산영역
31 : N+이온층 40 : PN 접합 다이오드 영역
41 : P-웰 42 : N+이온층
50(50a∼50d) : 필드산화막
본 발명은 저잡음 CMOS 드라이버에 관한 것으로 특히 고집적 반도체 장치의 저잡음 CMOS 드라이버에 관한 것이다.
최근 CMOS 반도체 장치의 고집적 및 고속화에 따라 입출력 드라이버에 의한 노이즈가 중요시되고 있다. 특히 출력 드라이버의 구동트랜지스터는 큰 전류 구동능력을 가진다. 따라서 출력단에서 발생하는 커다란 전류변화는 칩내부로 궤환되어 내부회로의 전원선 및 접지선 잡음요인으로 작용되게 되며 이로 말미암아 내부회로의 오동작을 초래하는 문제점이 있었다.
개버러(Thaddens Gabara) 및 톰슨(David Thompson)은 1988년 IEEE ISSCC의 다이제스트 88∼89페이지에 발표한 논문에서 상술한 문제점을 지적하고 있다. 상기 개버러 및 톰슨의 논문에서는 지적된 문제점을 해결하기 위하여 전원전압의 변화에 따른 전압제어신호를 발생시켜 CMOS 드라이버의 PMOS 및 NMOS 트랜지스터를 구동하는 기술을 개시하고 있다.
한편, 본원 출원인은 대한민국 특허출원 제89-20605호에 "저잡음 데이타 출력 버퍼"를 출원하고 이 출원에서 데이타 출력 천이시 발생되는 출력 글리치(output glitch) 현상을 감소시키는 기술을 개시하였다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여 전압ㆍ전류 리미터수단을 구비한 저잡음 CMOS 드라이버를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 전원전압과 결합되는 제 1 전류전극, 출력노드와 결합되는 제 2 전류전극, 및 입력을 접수하는 제어전극을 가지는 풀업 PMOS 트랜지스터 ; 및 접지전압과 결합되는 제 1 전류전극, 상기 출력노드와 결합되는 제 2 전류전극, 및 반전된 입력을 접수하는 제어전극을 가지는 풀다운 NMOS 트랜지스터를 구비한 저잡음 CMOS 드라이버에 있어서, 상기 전원전압과 상기 풀업 PMOS 트랜지스터의 제 1 전류전극의 사이에 연결되어서, 상기 풀업 PMOS 트랜지스터의 턴온시 상기 출력노드에 가해지는 전원전압 레벨을 소정레벨로 강하시키고, 출력천이시 상기 풀업 PMOS 트랜지스터를 통한 피크전류치를 감소시키기 위한 전압 및 전류 리미터수단을 구비하여서 된 것을 그 특징으로 한다.
첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명한다.
제 1 도는 종래의 데이타 출력 버퍼의 회로도이다.
제 1 도에서, 데이타 출력 버퍼는 미도시한 센스앰프로부터 감지되어 공급되는 신호 SAS 및
Figure kpo00001
와 출력 인에이블 신호
Figure kpo00002
를 입력하는 노아게이트(NOR1, NOR2)와, 상기 노아게이트(NOR1)의 출력신호와 노아게이트(NOR2) 및 인버터(INT1)의 반전된 출력신호를 각각 입력하는 인버터(INT2, INT3)와, 상기 인버터(INT2, INT3)의 출력을 각각 그의 게이트로 입력하는 구동트랜지스터(PM, NM)와, 상기 구동트랜지스터(PM, NM)의 각 게이트와 접지선 사이에 각각 접속된 MOS 캐패시터(C1, C2)로 이루어진다. 이와 같이 구성된 데이타 출력 버퍼는 구동트랜지스터(PM, NM)의 게이트노드(N1, N2)의 기생캐패시턴스에 의해 출력노드(N3)의 출력잡음이 궤환되어 각 게이트노드(N1, N2)에 임펄스성의 출력 글리치 현상이 발생되는 것을 상기 게이트 노드(N1, N2)와 접지선 사이에 MOS 캐패시터(C1, C2)를 각각 연결함으로써 캐패시턴스를 증대시켜 출력글리치 현상을 감소시킬 수 있었다. 또한 이와 같은 구성으로 인하여 전류소모를 억제하고 출력 드라이버의 동작속도를 개선시켜 반도체 장치의 신뢰성을 증진시킬 수 있었다.
그러나, 상기 데이타 출력버퍼는 자기자신에 궤환되는 접지선 잡음을 감소시킬 수는 있으나 근원적으로 데이타 출력버퍼에 의해 발생되는 전원선 및 접지선 잡음을 감소시킬 수는 없었다. 왜냐하면 전원선 및 접지선 잡음은 출력상태 천이시 전류변화율에 관련된다. 전류변환율 di/dt은
Figure kpo00003
으로 나타낼 수 있다. (1)식에서
Figure kpo00004
는 최대 전류변환율이고, C는 부하캐패시턴스, V는 전압 스윙폭, 그리고 ts는 출력버퍼의 상승 또는 하강시간을 나타낸다. 따라서 출력잡음(VN)은
Figure kpo00005
으로 나타낼 수 있다. (2)식에서 L은 전원선 및 접지선의 본딩와이어 및 리드프레임의 인덕턴스를 나타낸다.
따라서, 종래의 데이타 출력버퍼는 CMOS 출력드라이버 구성을 하기 때문에 고출력레벨에서는 완전 Vcc레벨로 되고 저출력레벨에서는 접지전위레벨로 되어 전압 스윙폭(V)는 Vcc-Vss 값을 가지게 된다. 그러므로 출력잡음 VN이 전원선 및 접지선에 그대로 나타나게 된다.
본 발명에서는 전압스윙폭(V)을 감소시킴으로써 전원선 및 접지선 잡음을 감소시키고자 제 2 도에 도시한 바와 같이 상술한 제 1 도의 종래의 데이타 출력버퍼에 있어서, 공급전원선(Vcc)와 풀업 PMOS 트랜지스터(PM)의 소오스 사이에 PN 접합 다이오드(D)를 연결하여서 된것이다.
본 발명에 의한 저잡음 CMOS 드라이버의 풀업 PMOS 트랜지스터(PM)의 단면구조를 살펴보면 제 3 도에 도시한 바와 같다. 제 3 도에서, 반도체기판(10)은 크게 세부분으로 구분된다. 즉 좌로부터 PMOS 트랜지스터 영역(20), 소자분리를 위한 확산영역(30), 그리고 PN 접합 다이오드 영역(40)이 각각 필드산화막(50)으로 구분되어 있다. PMOS 트랜지스터 영역(20)은 필드산화막(50a, 50b)의 사이로 정의되고 반도체기판(10)상에 절연되게 형성된 게이트전극층(21), 이 게이트전극층(21)의 양측의 반도체기판(10)의 표면내에 형성된 P+이온층(22, 23), 즉 소오스, 드레인전극층으로 이루어진다. 소자분리를 위한 확산영역(30)은 필드산화막(50b, 50c)의 사이로 정의되고, 반도체기판(10)의 표면내에 형성된 N+이온층(31)으로 이루어진다. 이 확산영역(30)은 반도체기판(10)내에 형성되는 기생트랜지스터의 발생을 억제하기 위하여 이 N+이온층(31)에는 전원전압(Vcc)이 가해진다. 상기 PN 접합 다이오드 영역(40)은 필드산화막(50c, 50d)의 사이로 정의되고, 반도체기판(10)에 P-웰(41)을 형성하고, 이 P-웰(41)이 형성된 반도체기판의 표면내의 일부분에 N+이온층(42)을 형성하여서 된 것이다. P-웰(41)에는 전원전압(Vcc)이 가해지고 N+이온층(42)은 PMOS 트랜지스터(PM)의 소오스전극층(22)가 금속배선으로 연결되게 된다. PN 접합 다이오드(D)의 순방향 전압강하(VD)는
Figure kpo00006
으로 알려져 있으며 순방향 전류(ID)는
Figure kpo00007
으로 알려져 있다. 여기서
Figure kpo00008
를 각각 나타낸다.
따라서 PN 접합 다이오드(D)의 순방향 전압강하(VD)는 P-웰(41)과 N+이온층(42)의 불순물 농도를 적절히 조절함으로써 적정값을 얻을 수 있고 순방향 전류(ID)는 역방향 포화전류에 비례하고 역방향포화전류(Is)는 정해진 캐리어밀도에 대해서 접합면적에 비례하므로, 순방향전류(ID)는 접합면적의 크기를 조절함으로서 적정값을 얻을 수 있다.
이와 같이 구성한 본 발명의 작용효과는 다음과 같다.
제 2 도의 회로에서, 출려노드(N3)의 고출력 천이시에 순간적으로 PMOS 및 NMOS 트랜지스터(PM, NM)가 동시에 턴온되게 되어 전원전압선으로부터 접지선으로 피이크 전류가 흐르게 된다. 이때, 이 피이크전류는 PN 접합 다이오드(D)에 의해 다이오드 순방향전류(ID)로 리미팅되어 제한되게 되므로 피이크전류를 감소시키게 된다. 또한, 출력노드(N3)에는 PN 접합 다이오드(D)에 의해 순방향 전압강하(VD)만큼 감소된 전압, 즉 Vcc-VD가 가해지게 된다. 따라서, 데이타 출력에 의한 전원선 및 접시전 노이즈(VN)는 상기 (1)(2)식에서 나타난 바와 같이 전압스윙폭(V)에 비례하므로 (Vcc-VD)/Vcc의 비율로 잡음이 감소되게 된다.
예컨대, 5V 전원전압에서 PN 접합 다이오드(D)의 전압강하를 0.6V로 조정하면 전압스윙폭은 4.4V로 되어 최대한으로 출력 구동부의 고출력레벨을 보장하면서도 전압강하에 따른 잡음감소효과를 얻을 수 있다.
또한, 출력 천이시 피이크전류의 감소로 인하여 제 1 도의 종래의 저잡음 데이타 출력버퍼는 CMOS 캐패시터(C1, C2)의 동일 사이즈에서 보다 큰 출력글리치 현상을 억제시킬 수 있고, 동일한 효과를 얻기 위해서는 MOS 캐패시터(C1, C2)의 사이즈를 보다 작게 할 수 있어 집적도를 향상시킬 수 있다. 그리고, 출력 천이시 피이크 전류를 감소시킬 수 있고 전압스윙폭을 소정폭만큼 줄일 수 있으므로 종래에 비해 전력소모를 줄일 수 있는 효과도 얻을 수 있다.
이상과 같이 본 발명에서는 제조공정상에서 통상의 공정기술로 손쉽게 불순물농도 및 사이즈를 조정할 수 있는 PN 접합 다이오드를 채용하여 CMOS 드라이버의 출력천이시 피이크전류의 감소 및 전원선 및 접지선 잡음을 줄일 수 있다. 즉, 반도체 장치의 고출력레벨은 통상의 최저수준이 설정되어 있으므로 칩이 동작할 전원전압에 따라 적절히 VD 및 ID를 조정함으로써 잡음도 감소시키고 고출력레벨도 보장하는 것이 가능하다.

Claims (7)

  1. 전원전압과 결합되는 제 1 전류전극, 출력노드와 결합되는 제 2 전류전극, 및 입력을 접수하는 제어전극을 가지는 풀업 PMOS 트랜지스터 ; 및 접지전압과 결합되는 제 1 전류전극, 상기 출력노드와 결합되는 제 2 전류전극, 및 반전된 입력을 접수하는 제어전극을 가지는 풀다운 NMOS 트랜지스터를 구비한 저잡음 CMOS 드라이버에 있어서, 상기 전원전압과 상기 풀업 PMOS 트랜지스터의 제 1 전류전극의 사이에 연결되어, 상기 풀업 PMOS 트랜지스터의 턴온시 상기 출력노드에 가해지는 전원전압레벨을 소정레벨로 강하시키고, 출력천이시 상기 풀업 PMOS 트랜지스터를 통한 피크전류치를 감소시키기 위한 전압 및 전류 리미터수단을 구비하여서 된 것을 특징으로 하는 저잡음 CMOS 드라이버.
  2. 제 1 항에 있어서, 상기 전압 및 전류 리미터수단은 PN 접합 다이오드인 것을 특징으로 하는 저잡음 CMOS 드라이버.
  3. 제 2 항에 있어서, 상기 PN 접합 다이오드는 고출력레벨을 보장하는 최대한도 내에서의 전원전압을 감소시킬 수 있는 순방향 전압강하 특성을 가지는 것을 특징으로 하는 저잡음 CMOS 드라이버.
  4. 제 3 항에 있어서, 상기 PN 접합 다이오드는 상기 출력노드에 허용되는 출력팬아웃을 최대한도로 수용하는 범위내에서 상태천이시 발생하는 피이크전류를 제한할 수 있는 순방향 전류특성을 가지는 것을 특징으로 하는 저잡음 CMOS 드라이버.
  5. 제 4 항에 있어서, 상기 순방향 전압강하특성은 PN 접합 다이오드의 캐리어 밀도에 따라 조정되는 것을 특징으로 하는 저잡음 CMOS 드라이버.
  6. 제 5 항에 있어서, 상기 순방향 전류특성은 상기 캐리어 밀도가 정해진 상태에서 상기 PN 접화 다이오드의 접합 면적에 따라 조정되는 것을 특징으로 하는 저잡음 CMOS 드라이버.
  7. 제 1 항에 있어서, 상기 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터는 그들의 각 제어전극과 접지전압 사이에 캐패시터를 각각 더 구비한 것을 특징으로 하는 CMOS 드라이버.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546036A (en) * 1992-08-27 1996-08-13 Siemens Aktiengesellschaft Circuit array for amplifying and holding data with different supply
EP0584390B1 (de) * 1992-08-27 1998-07-08 Siemens Aktiengesellschaft Schaltungsanordnung zum Verstärken und Halten von Daten mit verschiedenen Versorgungsspannungen
DE4233850C1 (de) * 1992-10-08 1994-06-23 Itt Ind Gmbh Deutsche Schaltungsanordnung zur Stromeinstellung eines monolithisch integrierten Padtreibers
CN112350552B (zh) * 2020-10-29 2022-03-04 西安微电子技术研究所 一种输出峰值电流不受电源电压变化影响的mosfet驱动器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856286B2 (ja) * 1980-12-25 1983-12-14 富士通株式会社 出力バッファ回路
JPH0681029B2 (ja) * 1985-12-27 1994-10-12 株式会社東芝 出力回路装置
JPH0736272B2 (ja) * 1986-12-24 1995-04-19 株式会社日立製作所 半導体集積回路装置
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
US4875196A (en) * 1987-09-08 1989-10-17 Sharp Microelectronic Technology, Inc. Method of operating data buffer apparatus

Also Published As

Publication number Publication date
IT9021350A0 (it) 1990-08-31
KR920003640A (ko) 1992-02-29
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DE4027534A1 (de) 1992-01-23
IT1246198B (it) 1994-11-16
JPH0477016A (ja) 1992-03-11

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