JPH0477016A - 低雑音ｃｍｏｓドライバー - Google Patents
低雑音ｃｍｏｓドライバーInfo
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- JPH0477016A JPH0477016A JP2229503A JP22950390A JPH0477016A JP H0477016 A JPH0477016 A JP H0477016A JP 2229503 A JP2229503 A JP 2229503A JP 22950390 A JP22950390 A JP 22950390A JP H0477016 A JPH0477016 A JP H0477016A
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- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、低雑音ＣＭＯＳドライバーに関するもので
、特に高集積半導体装置の低雑音ＣＭＯＳドライバーに
関するものである。
、特に高集積半導体装置の低雑音ＣＭＯＳドライバーに
関するものである。
最近、ＣＭＯＳ半導体装置の高集積及び高速化につれ、
入出カドライバーによるノイズが重大視されている。特
に出力ドライバーの駆動トランジスタは大きい電流駆動
能力を有する。したがって、出力端で発生する大きい電
流変化はチップ内部に帰還され、内部回路の電源線及び
接地線雑音要因に作用され、このため内部回路の誤動作
を起こす問題点があった。
入出カドライバーによるノイズが重大視されている。特
に出力ドライバーの駆動トランジスタは大きい電流駆動
能力を有する。したがって、出力端で発生する大きい電
流変化はチップ内部に帰還され、内部回路の電源線及び
接地線雑音要因に作用され、このため内部回路の誤動作
を起こす問題点があった。
ガバラ（Ｔｈａｄｄｅｎｓ Ｇａｂａｒａ）及びトンプ
ソン（ＤａｖｉｄＴｈｏＩＴｌｐｓｏｎ）は、１９８８
年ＩＥＥＥ ｌ５ＳＣＣのダイジェスト８８〜８９頁に
発表した論文で上述した問題点を指摘している。上記ガ
バラ及びトンプソンの論文では、指摘された問題点を解
決するため、電源電圧の変化による電圧制御信号を発生
させＣＭ［ｌＳドライバーのＰＭＯＳ及乙ｅ Ｎ ！Ｊ
［Ｉ Ｓを駆動する技術を開示している。
ソン（ＤａｖｉｄＴｈｏＩＴｌｐｓｏｎ）は、１９８８
年ＩＥＥＥ ｌ５ＳＣＣのダイジェスト８８〜８９頁に
発表した論文で上述した問題点を指摘している。上記ガ
バラ及びトンプソンの論文では、指摘された問題点を解
決するため、電源電圧の変化による電圧制御信号を発生
させＣＭ［ｌＳドライバーのＰＭＯＳ及乙ｅ Ｎ ！Ｊ
［Ｉ Ｓを駆動する技術を開示している。
一方、本願出願人は大韓民国特許出願第８９−２０６０
５号に「低雑音データ出力バッファ」を出願し、この出
願でデータ出力遷移時発生される出力グリッチ（ｏｕｔ
ｐｕｔ ｇｌｉｔｃｈ）現象を減少させる技術を開示し
た。
５号に「低雑音データ出力バッファ」を出願し、この出
願でデータ出力遷移時発生される出力グリッチ（ｏｕｔ
ｐｕｔ ｇｌｉｔｃｈ）現象を減少させる技術を開示し
た。
この発明の目的はこのような従来技術の問題点を解決す
るために電圧・電流リミッタ手段を具備した低雑音ＣＭ
ＯＳドライバーを提供するところにある。
るために電圧・電流リミッタ手段を具備した低雑音ＣＭ
ＯＳドライバーを提供するところにある。
上記目的を達成するため、この発明は、電源電圧と結合
される第１電流電極、出力ノードと結合される第２電流
電極、及び入力を受け入れる制御電極を有するプルアッ
プＰＭＯ３トランジスタと、接地電圧と結合される第１
電流電極、前記出力ノードと結合される第２電流電極、
及び反転された入力を受け入れる制御電極を有するプル
ダウンＮＭＧＳトランジスタとを具備した低雑音ＣＭＯ
Ｓドライバーにおいて、 前記電源電圧と前記プルアップＰＭＯＳトランジスタの
第１電流電極の間に連結され、前記プルアップＰＭＯＳ
トランジスタのターンオン時前記出力ノードに加えら
れる電！！電圧レベルを所定レベルに降下させ、出力遷
移時前記プルアップＰＭＯＳトランジスタを通したピー
ク電流値を減少させるための電圧及び電流リミッタ手段
を具備してなることをその特徴とする。
される第１電流電極、出力ノードと結合される第２電流
電極、及び入力を受け入れる制御電極を有するプルアッ
プＰＭＯ３トランジスタと、接地電圧と結合される第１
電流電極、前記出力ノードと結合される第２電流電極、
及び反転された入力を受け入れる制御電極を有するプル
ダウンＮＭＧＳトランジスタとを具備した低雑音ＣＭＯ
Ｓドライバーにおいて、 前記電源電圧と前記プルアップＰＭＯＳトランジスタの
第１電流電極の間に連結され、前記プルアップＰＭＯＳ
トランジスタのターンオン時前記出力ノードに加えら
れる電！！電圧レベルを所定レベルに降下させ、出力遷
移時前記プルアップＰＭＯＳトランジスタを通したピー
ク電流値を減少させるための電圧及び電流リミッタ手段
を具備してなることをその特徴とする。
添付した図面を参照してこの発明の望ましい一実施例を
説明する。
説明する。
第１図は従来のデータ出力バッファの回路図である。
第１図で、データ出力バノファは図示しないセンスアン
プから感知され供給される信号ＳＡＳ及び■と出カイネ
ーブル信号゛面を入力するノアゲー））ｉｏＲｌ、 Ｎ
０Ｒ２と、上記ノアゲートＮ０ＲＩの出力信号とノアゲ
ートＮ０Ｒ２及びインバータｌＮＴｌの反転された出力
信号をそれぞれ入力するインバータＩＮＴ２［ＮＴ３の
出力をそれぞれそのゲートに入力する駆動トランジスタ
ＰＭ、 ＮＭと、駆動トランジスタＰ ！、ｌ Ｎ
Ｍの各ゲートと接地線の間にそれぞれ接続されたＭＤＳ
トランジスタＣ１，Ｃ２よりなる。このように構成され
たデータ出力バッファは、駆動トランジスタＰＭ〜Ｍの
ゲートノードＮＩ、 Ｎ２の寄生コンデンサにより出力
ノードＮ３の出力雑音が帰還され各ゲートノードＮｌ、
Ｎ２にインパルス性の出力グリッチ現象が発生するの
を、上記ゲートノードＮｌ、 Ｎ２と接地線の間にＭＯ
Ｓ トランジスタＣ１，Ｃ２をそれぞれ連結すること
によってコンデンサを増大させ出力グリッチ現象を減少
させることができた。また、このように構成されている
ので、電流消費を抑え、出力ドライバーの動作速度を改
善させ、半導体装置の信軸性を増進させることができた
。
プから感知され供給される信号ＳＡＳ及び■と出カイネ
ーブル信号゛面を入力するノアゲー））ｉｏＲｌ、 Ｎ
０Ｒ２と、上記ノアゲートＮ０ＲＩの出力信号とノアゲ
ートＮ０Ｒ２及びインバータｌＮＴｌの反転された出力
信号をそれぞれ入力するインバータＩＮＴ２［ＮＴ３の
出力をそれぞれそのゲートに入力する駆動トランジスタ
ＰＭ、 ＮＭと、駆動トランジスタＰ ！、ｌ Ｎ
Ｍの各ゲートと接地線の間にそれぞれ接続されたＭＤＳ
トランジスタＣ１，Ｃ２よりなる。このように構成され
たデータ出力バッファは、駆動トランジスタＰＭ〜Ｍの
ゲートノードＮＩ、 Ｎ２の寄生コンデンサにより出力
ノードＮ３の出力雑音が帰還され各ゲートノードＮｌ、
Ｎ２にインパルス性の出力グリッチ現象が発生するの
を、上記ゲートノードＮｌ、 Ｎ２と接地線の間にＭＯ
Ｓ トランジスタＣ１，Ｃ２をそれぞれ連結すること
によってコンデンサを増大させ出力グリッチ現象を減少
させることができた。また、このように構成されている
ので、電流消費を抑え、出力ドライバーの動作速度を改
善させ、半導体装置の信軸性を増進させることができた
。
しかし、上記データ出力バッファは、自分自身に帰還さ
れる接地線雑音を減少させることができるが、根本的に
データ出力バッファにより発生する電源線及び接地線雑
音を減少させることはできない。なぜならば、電源線及
び接地線雑音は出力状態遷移時電流変化率に関わるから
である。電流変換率ｄｉ／ｄｔ は、 で表せる。（１］式でｄｉ／ｄｔ は、最大電流変化率
であり、Ｃは負荷コンデンサ、■は電圧スイング幅、そ
してｔｓは出力バッファの上昇また下降時間を表す。し
たがって、出力雑音νＮは、 ｉ 〔ＶＮ ）ヮ８．≧Ｌ× 〔〕 ・ ・ ・ ・（２）
［１ｔ て表せる。（２）式でＬは電源線及び接地線のポンディ
ングワイヤー及びリードフレームのインダクタンスを表
す。
れる接地線雑音を減少させることができるが、根本的に
データ出力バッファにより発生する電源線及び接地線雑
音を減少させることはできない。なぜならば、電源線及
び接地線雑音は出力状態遷移時電流変化率に関わるから
である。電流変換率ｄｉ／ｄｔ は、 で表せる。（１］式でｄｉ／ｄｔ は、最大電流変化率
であり、Ｃは負荷コンデンサ、■は電圧スイング幅、そ
してｔｓは出力バッファの上昇また下降時間を表す。し
たがって、出力雑音νＮは、 ｉ 〔ＶＮ ）ヮ８．≧Ｌ× 〔〕 ・ ・ ・ ・（２）
［１ｔ て表せる。（２）式でＬは電源線及び接地線のポンディ
ングワイヤー及びリードフレームのインダクタンスを表
す。
したがって、従来のデータ出力バッファは、ＣＭＯ５出
カドシカドライバーされているので、高出力レベルでは
完全−ＣＣレベルになり、低出力レベルでは接地電位レ
ベルになり電圧スイング幅ＶはＶｃｃＶｓｓ値を有する
。そのため、出力雑音ＶＮが電源線及び接地線にそのま
ま現れる。
カドシカドライバーされているので、高出力レベルでは
完全−ＣＣレベルになり、低出力レベルでは接地電位レ
ベルになり電圧スイング幅ＶはＶｃｃＶｓｓ値を有する
。そのため、出力雑音ＶＮが電源線及び接地線にそのま
ま現れる。
この発明では電圧スインク幅Ｖを減少させることによっ
て、電源線及び接地線雑音を減少させるたｔ第２図に示
したように上述した第１図の従来のデータ出力バッファ
において、供給電源線ＶｃｃとプルアップＰＩＩＯ５ト
ランジスタＰ、１４のソースの間にＰＮ接合ダイオード
Ｄを連結してなるものである。
て、電源線及び接地線雑音を減少させるたｔ第２図に示
したように上述した第１図の従来のデータ出力バッファ
において、供給電源線ＶｃｃとプルアップＰＩＩＯ５ト
ランジスタＰ、１４のソースの間にＰＮ接合ダイオード
Ｄを連結してなるものである。
この発明による低雑音ＣＭＯＳドライバーのプルアップ
ＰＭＯＳトランジスタＰＭの断面構造をよくみれば、第
３図に図示した通りである。第３図で、半導体基板１０
は大きく三部分に区分される。すなわち、左の方からＰ
ｕＯ２トランジスタ領域２０Ｓｉ子分離のための拡散領
域３Ω、そしてＰＮ接合ダイオード領域４０がそれぞれ
フィールド酸化膜５０で区分されている。ＰｕＯ２トラ
ンジスタ領域２０は、フィールド酸化膜５０ａ、 ５０
ｂの間に限定され、半導体基板１０上に絶縁されるよう
に形成されたゲート電極層２Ｉ、このゲート電極層２Ｉ
の両側の半導体基板Ｉｆ）の表面内に形成されたＰ゛
イオン層２２．２３、すなわち、ソース／ドレイン電極
層になる。素子分離のための拡散領域３０は、フィール
ド酸化膜５０ｂ、 ５０Ｃの間に限定され、半導体基板
１０の表面内に形成されたＮ。
ＰＭＯＳトランジスタＰＭの断面構造をよくみれば、第
３図に図示した通りである。第３図で、半導体基板１０
は大きく三部分に区分される。すなわち、左の方からＰ
ｕＯ２トランジスタ領域２０Ｓｉ子分離のための拡散領
域３Ω、そしてＰＮ接合ダイオード領域４０がそれぞれ
フィールド酸化膜５０で区分されている。ＰｕＯ２トラ
ンジスタ領域２０は、フィールド酸化膜５０ａ、 ５０
ｂの間に限定され、半導体基板１０上に絶縁されるよう
に形成されたゲート電極層２Ｉ、このゲート電極層２Ｉ
の両側の半導体基板Ｉｆ）の表面内に形成されたＰ゛
イオン層２２．２３、すなわち、ソース／ドレイン電極
層になる。素子分離のための拡散領域３０は、フィール
ド酸化膜５０ｂ、 ５０Ｃの間に限定され、半導体基板
１０の表面内に形成されたＮ。
イオン層３１になる。この拡散領域３０は、半導体基板
ｌＯ内に形成される寄生トランジスタの発生を抑えるた
め、このＮ゛イオン層３１には電源電圧Ｖｃｃが加えら
れる。上記ＰＮ接合ダイオード領域４０はフィールド酸
化膜５０ｃ、 ５０ｄの間に限定され、半導体基板１０
にＰ−ウェル４１を形成し、このウェル４１が形成され
た半導体基板の表面内の一部分にＮ゛イオン層４２を形
成してなるものである。Ｐ−ウェル４１には電源電圧Ｖ
ｃｃ が加えられ、Ｎ°イオン層４２はＰｉ、１０５ト
ランジスタＰＭのソース電極層２２と金属配線に連結さ
れる。ＰＮ接合ダイオードＤの順方向電圧降下ＶＤは、 て知られているし、順方向電流１［１］は１０ ｏｃｌ
ｓ ｅｘｐ（ＶＤ／２ＶＴ） ・、 ・（４）て知ら
れている。ここで ＮＯ： Ｐ−ウェル４１の不純物濃度 ＮＡ ： Ｎ・イオン層４２の不純物濃度ｎｌ：真性キ
ャリヤ濃度 ＩＳ：逆方向飽和電流 ｖｒ ：ｒ／１１−６Ｈ（Ｔは絶ＮｍＫ）をそれぞれ表
す。
ｌＯ内に形成される寄生トランジスタの発生を抑えるた
め、このＮ゛イオン層３１には電源電圧Ｖｃｃが加えら
れる。上記ＰＮ接合ダイオード領域４０はフィールド酸
化膜５０ｃ、 ５０ｄの間に限定され、半導体基板１０
にＰ−ウェル４１を形成し、このウェル４１が形成され
た半導体基板の表面内の一部分にＮ゛イオン層４２を形
成してなるものである。Ｐ−ウェル４１には電源電圧Ｖ
ｃｃ が加えられ、Ｎ°イオン層４２はＰｉ、１０５ト
ランジスタＰＭのソース電極層２２と金属配線に連結さ
れる。ＰＮ接合ダイオードＤの順方向電圧降下ＶＤは、 て知られているし、順方向電流１［１］は１０ ｏｃｌ
ｓ ｅｘｐ（ＶＤ／２ＶＴ） ・、 ・（４）て知ら
れている。ここで ＮＯ： Ｐ−ウェル４１の不純物濃度 ＮＡ ： Ｎ・イオン層４２の不純物濃度ｎｌ：真性キ
ャリヤ濃度 ＩＳ：逆方向飽和電流 ｖｒ ：ｒ／１１−６Ｈ（Ｔは絶ＮｍＫ）をそれぞれ表
す。
したがって、ＰＮ接合ダイオードＤの順方向電圧降下Ｖ
Ｄは、Ｐ−ウェル４１とＮ゛イオン層４２の不純物濃度
を適当に調節することによって適正値が得られるし、順
方向電流ＩＤは逆方向飽和電流に比例し、逆方向飽和電
流Ｉｓは定まったキャリヤ密度に対して接合面積に比例
するので、順方向電流１［１は接合面積の大きさを調節
することによって適正値を得ることができる。
Ｄは、Ｐ−ウェル４１とＮ゛イオン層４２の不純物濃度
を適当に調節することによって適正値が得られるし、順
方向電流ＩＤは逆方向飽和電流に比例し、逆方向飽和電
流Ｉｓは定まったキャリヤ密度に対して接合面積に比例
するので、順方向電流１［１は接合面積の大きさを調節
することによって適正値を得ることができる。
このように構成されたこの発明の作用効果は次の通りで
ある。
ある。
第２図の回路で、出力ノードＮ３の高出力遷移時に瞬間
的にＰＭＯＳ及びＮＭＯＳ トランジスタＰＭ、 ＮＭ
が同時にターンオンされて電源電圧線から接地線にピー
ク電流が流れる。この時、このピーク電流は、ＰＮ接合
ダイオードＤによりダイオード順方向電流ＩＱにリミッ
ティングされ制限されるので、ピーク電流を減少させる
ことになる。また、出力ノードＮ３にはＰＮ接合ダイオ
ードＤにより順方向電圧降下ＶＤだけ減少された電圧、
すなわち、Ｖｃｃ−ＶＤが加えられる。したがって、デ
ータ出力による電源線及び接地線ノイズＶＮは、上記（
１）、 （２）式に表したように電圧スイング幅Ｖに
比例するので、（Ｖｃｃ−ＶＤ） ／Ｖｃｃの比率に雑
音が減少される。
的にＰＭＯＳ及びＮＭＯＳ トランジスタＰＭ、 ＮＭ
が同時にターンオンされて電源電圧線から接地線にピー
ク電流が流れる。この時、このピーク電流は、ＰＮ接合
ダイオードＤによりダイオード順方向電流ＩＱにリミッ
ティングされ制限されるので、ピーク電流を減少させる
ことになる。また、出力ノードＮ３にはＰＮ接合ダイオ
ードＤにより順方向電圧降下ＶＤだけ減少された電圧、
すなわち、Ｖｃｃ−ＶＤが加えられる。したがって、デ
ータ出力による電源線及び接地線ノイズＶＮは、上記（
１）、 （２）式に表したように電圧スイング幅Ｖに
比例するので、（Ｖｃｃ−ＶＤ） ／Ｖｃｃの比率に雑
音が減少される。
たとえば、５ｖ電源電圧でＰＮ接合ダイオードＤの電圧
降下を０，６ｖに調整すれば電圧スイング幅は４．４ｖ
になり、最大限に出力駆動部の高出力レベルを保証しな
がらも電圧降下による雑音減少降下を得ることができる
。
降下を０，６ｖに調整すれば電圧スイング幅は４．４ｖ
になり、最大限に出力駆動部の高出力レベルを保証しな
がらも電圧降下による雑音減少降下を得ることができる
。
また、出力遷移時ピーク電流の減少によって第１図の従
来の低雑音データ出力バッファはＣＭＯＳコンデンサＣ
１，Ｃ２の同一サイズでより大きな８カグリツチ現象を
抑えられるし、同一効果を得るたｔにはＭＤＳ コン
デンサＣＩ、 Ｃ２のサイズをより小さくすることがで
きて集積度を向上させつる。そして、出力遷移時ピーク
電流を減少させうるし、電圧スイング幅を所定幅だけ減
らせるので、従来に比べて電力消費を減らせるという効
果がある。
来の低雑音データ出力バッファはＣＭＯＳコンデンサＣ
１，Ｃ２の同一サイズでより大きな８カグリツチ現象を
抑えられるし、同一効果を得るたｔにはＭＤＳ コン
デンサＣＩ、 Ｃ２のサイズをより小さくすることがで
きて集積度を向上させつる。そして、出力遷移時ピーク
電流を減少させうるし、電圧スイング幅を所定幅だけ減
らせるので、従来に比べて電力消費を減らせるという効
果がある。
以上のように、この発明では製造工程上の通常の工程技
術でたやすく不純物濃度及びサイズを調整できるＰＮダ
イオードを採用して、ＣＭＯＳドライバーの出力遷移時
ピーク電流を減少させ、そして電源線及び接地線雑音を
減少させることができる。
術でたやすく不純物濃度及びサイズを調整できるＰＮダ
イオードを採用して、ＣＭＯＳドライバーの出力遷移時
ピーク電流を減少させ、そして電源線及び接地線雑音を
減少させることができる。
すなわち、半導体装置の高出力レベルは、通常の最低水
準が設定されているので、チップが動作する電源電圧に
よって適切にＶＤ及びＩＤを調整することによって雑音
も減少させ、高出力レベルも保証することができる。
準が設定されているので、チップが動作する電源電圧に
よって適切にＶＤ及びＩＤを調整することによって雑音
も減少させ、高出力レベルも保証することができる。
第１図は従来のデータ出力バッファの回路図、第２図は
この発明による低雑音ＣＭＯＳドライバーを具備したデ
ータ出力バッファの回路図、第３図は第２図のプルアッ
プＰＭＯＳトランジスタ及びＰＮ接合ダイオードの半導
体基板上での構造を示した垂直断面図である。 Ｎ０ＲＩ、 Ｎ０Ｒ２：ノアゲート ｌＮＴｌ−１Ｎフ３コインバータ Ｃ１，Ｃ２：ＭＤＳ コンデンサ ＰＭ ： ＰＭＯＳ ） ランジス９ ＮＭ ：ＮＭ
ＯＳ ト５ ：／ジスタＤ：Ｐ〜接合ダイオード ＮＩ
、 Ｎ２． Ｎ３ ：ノード１０：半導体基板 ２０ ： ＰＭＯＳ トランジスタ領域２１：ゲート電
極層 ２２、２３二ソ一ス／ドレイン電極層 ３０：拡散領域 ３１ ： Ｎ” イオン層４
０：ＰＮ接合ダイオード領域 ４１：Ｐ−ウェル ４２ ： Ｎ” イオン層５
［１（５０ａ 〜５（１ｄ） ： ７ 、ｔ−ルド酸化
膜１１ｚ Ｖｓｓ ｏｒ ＧＮＤ
この発明による低雑音ＣＭＯＳドライバーを具備したデ
ータ出力バッファの回路図、第３図は第２図のプルアッ
プＰＭＯＳトランジスタ及びＰＮ接合ダイオードの半導
体基板上での構造を示した垂直断面図である。 Ｎ０ＲＩ、 Ｎ０Ｒ２：ノアゲート ｌＮＴｌ−１Ｎフ３コインバータ Ｃ１，Ｃ２：ＭＤＳ コンデンサ ＰＭ ： ＰＭＯＳ ） ランジス９ ＮＭ ：ＮＭ
ＯＳ ト５ ：／ジスタＤ：Ｐ〜接合ダイオード ＮＩ
、 Ｎ２． Ｎ３ ：ノード１０：半導体基板 ２０ ： ＰＭＯＳ トランジスタ領域２１：ゲート電
極層 ２２、２３二ソ一ス／ドレイン電極層 ３０：拡散領域 ３１ ： Ｎ” イオン層４
０：ＰＮ接合ダイオード領域 ４１：Ｐ−ウェル ４２ ： Ｎ” イオン層５
［１（５０ａ 〜５（１ｄ） ： ７ 、ｔ−ルド酸化
膜１１ｚ Ｖｓｓ ｏｒ ＧＮＤ
Claims (1)
- 【特許請求の範囲】 １、電源電圧と結合される第１電流電極、出力ノードと
結合される第２電流電極、及び入力を受け入れる制御電
極を有するプルアップＰＭＯＳトランジスタと、接地電
圧と結合される第１電流電極、前記出力ノードと結合さ
れる第２電流電極、及び反転された入力を受け入れる制
御電極を有するプルダウンＮＭＯＳトランジスタとを具
備した低雑音ＣＭＯＳドライバーにおいて、 前記電源電圧と前記プルアップＰＭＯＳトランジスタの
第１電流電極の間に連結され、前記プルアップＰＭＯＳ
トランジスタのターンオン時前記出力ノードに加えられ
る電源電圧レベルを所定レベルに降下させ、出力遷移時
前記プルアップＰＭＯＳトランジスタを通したピーク電
流値を減少させるための電圧及び電流リミッタ手段を具
備してなることを特徴とする低雑音ＣＭＯＳドライバー
。 ２、前記電圧及び電流リミッタ手段は、ＰＮ接合ダイオ
ードであることを特徴とする請求項第１項記載の低雑音
ＣＭＯＳドライバー。 ３、前記ＰＮ接合ダイオードは、高出力レベルを保証す
る最大限度内での電源電圧を減少させうる順方向電圧降
下特性を有することを特徴とする請求項第２項記載の低
雑音ＣＭＯＳドライバー。 ４、前記ＰＮ接合ダイオードは、前記出力ノードに許容
される出力ファンアウトを最大限度に受容する範囲内で
状態遷移時発生するピーク電流を制限しうる順方向電流
特性を有することを特徴とする請求項第３項記載の低雑
音ＣＭＯＳドライバー。 ５、前記順方向電圧降下特性は、ＰＮ接合ダイオードの
キャリヤ密度によって調整されることを特徴とする請求
項第４項記載の低雑音ＣＭＯＳドライバー。 ６、前記順方向電流特性は、前記キャリヤ密度が定まっ
た状態で前記ＰＮ接合ダイオードの接合面積によって調
整されることを特徴とする請求項第５項記載の低雑音Ｃ
ＭＯＳドライバー。 ７、前記プルアップＰＭＯＳトランジスタ及びプルダウ
ンＮＭＯＳトランジスタは、それらの各制御電極と接地
電圧の間にコンデンサをそれぞれ具備することを特徴と
する請求項第１項記載のＣＭＯＳドライバー。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10972 | 1990-07-19 | ||
| KR1019900010972A KR930003001B1 (ko) | 1990-07-19 | 1990-07-19 | 저잡음 cmos 드라이버 |
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|---|---|
| JPH0477016A true JPH0477016A (ja) | 1992-03-11 |
Family
ID=19301429
Family Applications (1)
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| DE59209408D1 (de) * | 1992-08-27 | 1998-08-13 | Siemens Ag | Schaltungsanordnung zum Verstärken und Halten von Daten mit verschiedenen Versorgungsspannungen |
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| DE4233850C1 (de) * | 1992-10-08 | 1994-06-23 | Itt Ind Gmbh Deutsche | Schaltungsanordnung zur Stromeinstellung eines monolithisch integrierten Padtreibers |
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1990
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Patent Citations (2)
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|---|---|---|---|---|
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