JPS62154919A - 出力回路装置 - Google Patents

出力回路装置

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JPS62154919A
JPS62154919A JP60293209A JP29320985A JPS62154919A JP S62154919 A JPS62154919 A JP S62154919A JP 60293209 A JP60293209 A JP 60293209A JP 29320985 A JP29320985 A JP 29320985A JP S62154919 A JPS62154919 A JP S62154919A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、出力回路装置に関し、特に出力電位及び電
源電位の安定化を図った出力回路装置に関する。
〔発明の技術的背景とその問題点〕
最近の半導体装置にあっては、ブーッゾリ−イズを縮小
するために高集積化、高密度化が進んでいるとともに、
処理能力を向上させるために高速化を図る傾向にある。
高集積化、高密度化を行なうための一方法として、アル
ミ等により形成される配線の幅を細くして、チップ面積
に対する配線の占有面積を低減１″ることがあげられる
。しかしながら、配線幅を細くした場合には、配線の誘
導性負荷すなわちインダクタンスが増大することになる
。
一方、高速化を行なうための一方法として、トランジス
タのサイズを大きくして、トランジスタの電流駆動能力
を高めることがあげられる。しかしながら、トランジス
タのサイズを大ぎくした場合には、オン抵抗が減少する
ことになる。
このように、配線幅を細くするとどもに１−ランジスタ
のサイズを大きくすると、誘導性負荷の増大及びオン抵
抗の減少に起因する問題が生じていた。以下第５図（Ａ
＞及び同図（Ｂ）を用いてこの問題について説明する。
第５図（Ａ）は電源配線及び出力配線のインダクタンス
成分を考慮した一般的なインバータ回路の構成例を示す
もので、このインバータ回路は、ＰチャンネルＭＯＳ型
トランジスタ（以下［１ＭＯＳと略記する）１とＮチャ
ンネルＭＯＳ型トランジスタ（以下ＩＮＭＯＳと略記す
る」）３とで構成されている。ＰＭＯＳＩは、そのソー
ス端子がアルミにより形成された電源配線のインダクタ
ンス５を介してＶＤＤ電位を供給するに位電圧源ＶＤＤ
に接続され、ＮＭＯＳ３は、そのソース端子がアルミに
より形成された電源配線のインダクタンス７を介してＶ
ＳＳ電位（通常ＯＶ）を供給する低位電圧源ＶＳＳに接
続されており、さらにＰＭ０８１及びＮＭＯＳ３は、そ
のゲート端子がともに反転しようとする信号が入力され
る入力端子ＩＮに接続されており、それぞれのドレイン
端子がアルミにより形成された出力配線のインダクタン
ス９を介して出力端子ＯＵＴに接続されている。
なお、この出力端子ＯＵＴにはＣ′Ｊ？Ｉｉｉ容搦１１
が接続されている。
そして、入力端子ＩＮにロウレベル状態（Ｖｓｓ電位）
の信号が入ツノされると、ＰＭＯＳＩが導通状態、ＮＭ
ＯＳ３が非導通状態どなるので、高位電圧源ＶＤＤから
ＰＭＯＳ１を介して負荷容量１１に電流が流れこみ、出
力端子ＯＵＴはハイレベル状態（ＶＤＤ電位）となる。
また、入力端子ＩＮにハイレベル状態（ＶＤＤ電位）の
ｆＦＳ号が入力されると、ＰＭＯＳ１は非導通状態、Ｎ
ＭＯＳ３は導通状態となるので、負荷容量１１に蓄積さ
れた電荷がＮＭＯＳ３を介して低位電圧源Ｖｓｓに流入
して、出力端子ＯＵＴはロウレベル状態（Ｖ　３３電位
）となる。したがって、上述した作用により、出力端子
ＯＵＴには入力端子ＩＮに入力される信号に対し、これ
を反転した信号が出力されることになる。
ところで、このように構成されたインバータ回路におい
て、出力電位を高速に反転しようとするためにトランジ
スタのサイズを大きくして電流駆動能力を高めた場合に
は、トランジスタのオン抵抗は小さくなり、高位電圧源
ＶＤＤと負荷容量１１１１１５よび低位電圧源Ｖｓｓと
負荷容量１１との間には、電源配線及び出力配線のイン
ダクタンス成分と負荷容量及びオン抵抗とからなる共振
回路が形成されることになる。
このため、第５図（Ｂ）に示すように、入力電位がＶＳ
Ｓ電位からＶＤＤ電位に反転してＮＭＯＳ３が導通状態
となり、負荷容量１１に蓄積された電荷が急激に低位電
圧源Ｖｓｓに流入して、出力電位が■ＤＤ電位からＶＳ
Ｓ電位に低下すると、■ＳＳ電位の近傍において過渡電
流が流れ、所謂アンダーシュート現象が引き起こされる
ことになる。
また、負荷容量１１が高位電圧源ＶＤＤからの電流の流
入により急激に充電されて、出力電位がＶＳＳ電位から
ＶＤＤ電位に上昇した場合においても、ＶＤＤ電位の近
傍において過渡電流が流れ、所謂オーバーシュート現象
が引き起こされる。
その結果、出力電位は反転された直４Ｇ　−１１，’Ｉ
的に変動することになり、誤った電位の信号が伝達され
てしまうという問題が生じることになる。ざらに、高位
電圧源ＶＤＤ及び低位電圧源ＶＳＳの電位も変動するこ
とになり、これにより同じ電源配線に接続されている他
の素子の入出力レベルが変動して、回路が誤動作してし
まうというおそれもある。
〔発明の目的〕
この発明は、上記に鑑みて４丁されたーしのであり、そ
の目的とするところは、出力電位及び電源電位の変動を
抑制して、誤動作の防由に奇！ｊし得る出力回路を提供
することにある。
〔発明の概要〕 上記目的を達成するために、この発明は、ゲート端子に
与えられる電位により導通制御されて、高位電圧源が供
給する高レベルの電位を出力端子に与える第１のＭＯＳ
型トランジスタと、前記高位電圧源と前記第１のＭＯＳ
型トランジスタとの間に、前記高位電圧源から前記第１
のＭＯＳ型ｉ〜ランジスタに対して順方向となるように
挿入されたダイオードと、ゲート端子に与えられる電位
により導通制御されて、低位電圧源が供給する低レベル
の電位を出力端子に与える第２のＭＯＳ型トランジスタ
と、前記低位電圧源と前記第２のＭＯＳ型トランジスタ
との間に、前記第２のＭＯＳ型トランジスタから前記低
位電圧源に対して順方向となるように挿入されたダイオ
ードとを有することを要旨とする。
〔発明の効果〕
この発明によれば、電圧源からＭＯＳ型トランジスタ及
びこのＭＯＳ型トランジスタと電圧源との間にダイオー
ドを挿入して、ハイレベルの電位あるいはロウレベルの
電位を出力端子に供給するようにしたので、出力端子に
接続される容量負荷及び電源配線の誘導負荷、ＭａＳ型
トランジスタのオン抵抗に起因する容量負荷の充放電時
にお【プる過渡電流を抑制することができる。
ぞの結果、出力電位及び電源電位のオーバーシュート、
アンダーシュート現象を抑制することが可能となり、出
力電位及び電源電位の安定化を向上させることができる
。
〔発明の実施例〕
以下、図面を用いてこの発明の詳細な説明する。
第１図（Ａ＞はこの発明の第１の実施例に係る出力回路
装置の構成図であり、この出力回路装置は第５図（Ａ）
と同様に、ＰＭＯＳ１とＮＭＯＳ３とからなるＣＭＯＳ
インバータ回路である。なお、第５図（△）と同符号の
ものは同一物を示したその説明は省略する。
このインバータ回路は高位電圧源ＶＤＤと１）ＭＯＳ１
のソース端子との間に、ダイオード１３を順方向に挿入
したものである。ダイオード１３は、そのカソード端子
がＰＭＯＳ１のソース端子に接続されており、そのアノ
ード端子が電源配線のインダクタンス５を介して高位電
圧源ＶＤＩ）に接続されている。
このように構成されたインバータ回路において、入力端
子ＩＮに与えられる入力電位が、ハイレベル状態からロ
ウレベル状態に反転されると、ＰＭＯＳＩが導通状態と
なるとともにＮＭＯＳ３が非導通状態となり、高位電圧
源ＶＤＤからダイオード１３及びＰＭＯＳ１を介して出
力端子ＯＵＴに接続されている負荷容量１１に電流が流
れ込む。
これにより、第１図（Ｂ）に示す如く、出力電位は（Ｖ
ｏ　ｏ　−ＶＦ　）の電位（ＶＦはダイオードの順方向
電圧）まで上昇して、出力端子ＯＵＴはハイレベル状態
となる。
このような入力電位の反転動作において、ダイオード１
３が高位電圧源ＶＤＤとＰＭＯＳＩとの間に、高位電圧
源ＶＤＤからＰＭＯＳ１に対して順方向となるように挿
入されているために、出力電位のＶＤＤ電位近傍におけ
るＰＭＯＳ１のソース端子から高位電圧源ＶＤＤに流れ
込む過渡電流は防止される。このため、電源配線のイン
ダクタンス５．出力端子ＯＵＴに接続された負荷容１１
１及びＰＭＯＳ１のオン抵抗により引き起こされる出ノ
ｊ電位のオーバーシュート現象が緩和されることになる
。
第１図＜Ｃ＞は第１図（△）で示したインバータ回路を
Ｎ型の半導体基板１５に形成した概略の構造断面図であ
る。Ｎ型の半導体基板１５の、Ｊ一部には、一対のＰ＋
型の領域１７をソース領域、Ｐ＋型の領域１９をドレイ
ン領域としＵ　ｌ−）　Ｍ　ＯＳｌが形成されている。
また、Ｎ型の半導体基板１５の上部には、Ｐ型のウェル
領域（Ｐつ丁ル）２１が形成され、このＰウェル２１の
中に一対のＮ１型の領域２３．２５が形成されており、
Ｎ″′型の領域２３をドレイン領域、Ｎ＋ハリの領域２
　Ｆ、５をソース領域としてＮＭＯＳ３が形成されてい
る。
さらに、Ｎ型の半導体基板１５の−に部には、ＮＭＯＳ
３を形成するＰつ１ル２１とは異なるＰ型のウェル領域
（Ｐウェル）２７が形成され、このＰウェル２７の中に
Ｎ＋型の領域２９が形成されてＰＮ接合が形成されてい
る。ずなわら、［）ウェル２７をアノード領域、Ｎ′型
の領域２９をカソード領域としてダイオード１３が形成
されている。
そして、アノード領域は電源配線を介して高位電圧源Ｖ
ＤＤに接続され、カソード領域はＰＭＯＳ１のソース領
域に接続されている。したがって、このようにＮ型の半
導体基板を用いて、一般的に用いられているＣＭＯＳプ
ロセル技術により、１ＭＯＳ１のソース端子と高位電圧
源ＶＤＤとの間に、高位電圧源ＶＤＤからＰＭＯＳ１の
ソース端子に対（）て順方向にダイオード１３を容易に
形成することが可能となる。
第２図（Ａ）はこの発明の第２の実施例に係る出力回路
装置の構成図である。この第２の実施例の特徴とすると
ころは、低位電圧源ＶｓｓとＮＭＯ＄３のソース端子と
の間に、ダイオード３１をＮＭＯＳ３から低位電圧源ｙ
ｓｓに対して順方向となるように挿入したことにある。
このような構成とすることにより、第２図（Ｂ）に示す
如く、出力電位のハイレベル状態からロウレベル状態へ
の反転動作において、出力電位のｙｓｓ電位近傍におけ
るアンダーシュート現象を緩和することができる。
なお、このようなＣＭＯＳインバータ回路にお（プるダ
イオード３１は、一般に用いられている０ＭＯＳ技術に
よりＣＭＯＳインバータ回路が形成されたＰ型の半導体
基板３３に、Ｎ型のつ■ル領域（Ｎウェル）３５を形成
し、このＮつＬル３５の中にＰ″型の領域３７を形成し
て、ＮつＪル３５をカソード領域、Ｐ４型の領域３７を
アノード領域として、Ｎウェル３５を低位電圧ｌ！Ｉ？
ｆＶｓｓに接続し、Ｐ４型の領Ｍ、　３７　ヲＮ　Ｍ　
ＯＳ　３　（７）　’）　　’：１．端子に接続するこ
とにより、容易にＮ　Ｍ　ＯＳ　３のソース端子と低位
電圧源との間に挿入形成刃ることが可能となる。
第３図（Ａ）はこの発明の第３の実施例に係る出力回路
装置の構成図である。この第３の実施例の特徴とすると
ころは、高位電圧源ＶＤＩ）とｌ）　ＭＯＳ１のソース
端子との間に、ダイオード３を高位電圧源ＶＤＤからＰ
ＭＯＳ１に対して順方向となるように挿入するとともに
、低位電圧源ＶＳ３とＮＭＯＳ３のソース端子とに間に
、ダイオード３１をＮＭＯＳ３から低位電圧源ＶＳＳに
対して順方向となるように挿入したことにある。
このような構成とすることににす、第３図（Ｂ）に示す
如く、出力電位の反転動作において、第１の実施例及び
第２の実施例から明らかなように、出力電位のＶＳＳ電
位近傍におけるアンダーシュート現象、及び出力電位の
■ＤＤ電位近傍におけるオーバーシュート現象を緩和す
ることができる。
なお、このようなＣＭＯＳインバータ回路及びダイオー
ド３，３１は、例えばｓ、ｏ、ｓ　（ｓ＋＋１ｃｏｎ　
−ｏ　ｎ　−ｓ　ａｐｐｈ＋ｒｅ　＞プロセス技術によ
り、サファイア基板３５にダブルウェル構造を形成する
ことで、容易に形成することが可能とする。
第４図はこの発明の第４の実施例に係る出力回路装置の
構成図である。第３図に示したインバータ回路の出力電
位は、ダイオードが順方向電圧ＶＦを有するために、ハ
イレベル状態にあっては（ＶＤ　Ｄ　−ＶＦ　）　、ロ
ウレベル状態にあっては（Ｖｏ　ｏ　＋ＶＦ　）となり
、出力電位はハイレベル状態にあってはＶＤＤ電位、ロ
ウレベル状態にあってはｙｓｓ電位とはならない。
そこで、この第４の実施例はこれを改善するためになさ
れたものであり、その特徴とするところは、第３図（Ａ
＞で示したインバータ回路におい−１２＝ で、１ＭＯＳ３７とＮＭｏ３３９とからなるＣＭＯＳイ
ンバータ回路；ｌｒ、ＰＭＯＳ１とＮＭＯＳ３とからな
るＣＭＯＳインバータ回路と、出力端子ＯＵＴに対して
並列に接続して、１ＭＯＳ３７により出力電位をＶＤＤ
電位に上昇させるととしに、ＮＭｏ８３９により出力電
位をＶＳＳ電位に下陪させるようにしたことにある。
なお、１ＭＯＳ３７及びＮＭｏ５３９はぞれぞれのトラ
ンジスタサイズが、ＰＭＯＳ１及びＮＭ０８３のそれぞ
れのサイズよりもかなり小さくなりように形成されてお
り、それぞれのトランジスタのサイズは、そのオン抵抗
により共振作用が引き起こされなにように設定されてい
る。
このような構成とすることにＪ、す、第３の実施例と同
様に、出力電位のＡ−バーシュー１〜現象及びアンダー
シュート現象を緩和することができることに加えて、第
４図（Ｂ）に示ず如く、出力電位を確実にＶＤＤ電位あ
るいはＶ　ｓｓ％ｉ位にηることができる。
【図面の簡単な説明】
第１図（Ａ）はこの発明の第１の実施例に係る出力回路
装置の構成図、第１図（Ｂ）は第１図（Ａ）の入出力特
性を示す図、第１図（Ｃ）は第１図（Ａ＞の構造断面図
、第２図（Δ）はこの発明の第２の実施例に係る出力回
路装置の構成図、第２図（Ｂ）は第２図（Ａ）の入出力
特性を示す図、第２図（Ｃ）は第２図（Ａ）の構造断面
図、第３図（Ａ）はこの発明の第３の実施例に係る出力
回路装置の構成図、第３図（Ｂ）は第３図（Ａ）の入出
力特性を示す図、第３図（Ｃ）は第３図（Ａ）の構造断
面図、第４図（Ａ）はこの発明の第４の実施例に係る出
力回路装置の構成図、第４図（Ｂ）は第４図（Ａ）の入
出力特性を示す図、第５図（Ａ）は出力回路装置の一従
来例を示す構成図、第５図（Ｂ）は第５図（Ａ）の入出
力特性を示す図である。 （図の主要な部分を表わす符号の説明）１・・・Ｐヂャ
ンネルＭＯＳ型トランジスタ３・・・ＮチャンネルＭＯ
Ｓ型トランジスタ第８図　（Ａ） 第８図（Ｂ） 第８図（Ｃ） ｓｓ 第４図（Ａ） 第４図（Ｂ） へ’　　　　　　　−）１ 手続補正書（自発） 昭和６１年４月Ｓ日 特許庁長官　　宇　賀　道　部　　殿 １、事件の表示 昭和６０年特許願第２９３２０９号 ２、発明の名称 出力回路装置 ３、補正をする者 代表者　　渡　里　杉　−部 ４、代　理　人　　　郵便番号　１０５住　所　　　東
京都港区虎ノ門１丁目２番３号６、補正の対象 （１）　　明細書の「特許請求の範囲Ｊの欄７、補正の
内容 （１）　　明細書の「特許請求の範囲」の欄を別紙のよ
うに補正する。 ８、添付書類の目録 特許請求の範囲　　　　　　　　　　　　１通以　　」
二 特許請求の範囲 ゲート端子に与えられる電位により導通制御されて、高
位電圧源が供給する高レベルの電位を出力端子に与える
第１のＭＯＳ型トランジスタと、グー１〜端子に与えら
れる電位により導通制御されて、低位電圧源が供給する
低レベルの電位を出力端子に与える第２のＭＯＳ型トラ
ンジスタと、前記高位電圧源と前記第１のＭＯ５型トラ
ンジスタとの間に前記高位電圧源から前記第１のＭＯＳ
型ｊ〜ランジスタに対して順方向となるように介在させ
たダイオード及び／又は前記低位電圧源と前記第２のＭ
ＯＳ型トランジスタとの間に前記第２のＭＯＳ型トラン
ジスタから前記低位電圧源に対して順方向となるように
介在させたダイオードを有することを特徴とする出力回
路装置。

Claims (1)

    【特許請求の範囲】
  1. ゲート端子に与えられる電位により導通制御されて、高
    位電圧源が供給する高レベルの電位を出力端子に与える
    第１のＭＯＳ型トランジスタと、前記高位電圧源と前記
    第１のＭＯＳ型トランジスタとの間に前記高位電圧源か
    ら前記第１のＭＯＳ型トランジスタに対して順方向とな
    るように挿入されたダイオードと、ゲート端子に与えら
    れる電位により導通制御されて、低位電圧源が供給する
    低レベルの電位を出力端子に与える第２のＭＯＳ型トラ
    ンジスタと、前記低位電圧源と前記第２のＭＯＳ型トラ
    ンジスタとの間に前記第２のＭＯＳ型トランジスタから
    前記低位電圧源に対して順方向となるように挿入された
    ダイオードとを有することを特徴とする出力回路装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0477016A (ja) * 1990-07-19 1992-03-11 Samsung Electron Co Ltd 低雑音ｃｍｏｓドライバー

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947063A (en) * 1987-10-09 1990-08-07 Western Digital Corporation Method and apparatus for reducing transient noise in integrated circuits
US5015889A (en) * 1989-02-23 1991-05-14 Reay Robert L Schottky enhanced CMOS output circuit
US4980580A (en) * 1989-03-27 1990-12-25 Microelectronics And Computer Technology Corporation CMOS interconnection circuit
JPH0334719A (ja) * 1989-06-30 1991-02-14 Toshiba Micro Electron Kk 半導体集積回路
US4967109A (en) * 1989-12-08 1990-10-30 General Electric Company High efficiency gate driver circuit for a high frequency converter
US5010261A (en) * 1989-12-08 1991-04-23 General Electric Company Lossless gate driver circuit for a high frequency converter
US5029278B1 (en) * 1990-01-02 1993-03-16 Transducer interface circuit
US5024993A (en) * 1990-05-02 1991-06-18 Microelectronics & Computer Technology Corporation Superconducting-semiconducting circuits, devices and systems
JPH0432313A (ja) * 1990-05-29 1992-02-04 Toshiba Corp 出力回路
KR930006228B1 (ko) * 1990-07-20 1993-07-09 삼성전자 주식회사 신호지연회로
JP2635805B2 (ja) * 1990-07-31 1997-07-30 株式会社東芝 低ノイズ型出力バッファ回路
JP2567153B2 (ja) * 1991-01-14 1996-12-25 株式会社東芝 Ｃｍｏｓ出力バッファ回路
JPH05276004A (ja) * 1992-03-30 1993-10-22 Mitsubishi Electric Corp 出力回路
US5300828A (en) * 1992-08-31 1994-04-05 Sgs-Thomson Microelectronics, Inc. Slew rate limited output buffer with bypass circuitry
US5422804A (en) * 1992-09-15 1995-06-06 Clark; George E. Ground loop elimination
US5332934A (en) * 1993-01-04 1994-07-26 Masashi Hashimoto Small to full swing conversion circuit
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
DE19524529A1 (de) * 1995-07-05 1997-01-09 Siemens Ag Leistungsarme Treiberstufe
US5585744A (en) * 1995-10-13 1996-12-17 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across a conductive line
US5703501A (en) * 1995-11-27 1997-12-30 Advanced Micro Devices, Inc. Apparatus and method for precharging a bus to an intermediate level
JPH09200031A (ja) * 1996-01-19 1997-07-31 Canon Inc 相補型トランジスタ出力回路
US5896054A (en) * 1996-12-05 1999-04-20 Motorola, Inc. Clock driver
US6097223A (en) * 1996-12-11 2000-08-01 Micron Technology, Inc. Drive-current modulated output driver
JP3366222B2 (ja) * 1997-06-17 2003-01-14 日本電気株式会社 出力回路
US6069512A (en) * 1997-12-24 2000-05-30 Intel Corporation Dynamic circuits and static latches with low power dissipation
JP3611980B2 (ja) * 1999-02-26 2005-01-19 日本テキサス・インスツルメンツ株式会社 インターフェース回路
FR2964794A1 (fr) * 2010-09-14 2012-03-16 St Microelectronics Sa Circuit de polarisation dynamique du substrat d'un transistor
US8618857B2 (en) * 2012-03-27 2013-12-31 Monolithic Power Systems, Inc. Delay circuit and associated method
EP2779456B1 (en) * 2013-03-15 2018-08-29 Dialog Semiconductor B.V. Method for reducing overdrive need in mos switching and logic circuit
JP2016143428A (ja) * 2015-01-29 2016-08-08 株式会社ジャパンディスプレイ シフトレジスタ回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60237724A (ja) * 1984-05-11 1985-11-26 Hitachi Ltd 相補形ｍｏｓ論理ゲ−ト
JPS60254824A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd Ｃｍｏｓ集積回路における出力回路
JPS60256224A (ja) * 1984-05-31 1985-12-17 Mitsubishi Electric Corp 相補形論理回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651340A (en) * 1970-06-22 1972-03-21 Hamilton Watch Co Current limiting complementary symmetry mos inverters
US3716724A (en) * 1971-06-30 1973-02-13 Ibm Shift register incorporating complementary field effect transistors
US4469959A (en) * 1982-03-15 1984-09-04 Motorola, Inc. Input buffer
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60237724A (ja) * 1984-05-11 1985-11-26 Hitachi Ltd 相補形ｍｏｓ論理ゲ−ト
JPS60254824A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd Ｃｍｏｓ集積回路における出力回路
JPS60256224A (ja) * 1984-05-31 1985-12-17 Mitsubishi Electric Corp 相補形論理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0477016A (ja) * 1990-07-19 1992-03-11 Samsung Electron Co Ltd 低雑音ｃｍｏｓドライバー

Also Published As

Publication number Publication date
JPH0681029B2 (ja) 1994-10-12
US4791321A (en) 1988-12-13

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