FR2665012A1 - Circuit de pilotage cmos a faible bruit. - Google Patents
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- 230000007704 transition Effects 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000001174 ascending effect Effects 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 2
- 101100446506 Mus musculus Fgf3 gene Proteins 0.000 description 2
- 101100348848 Mus musculus Notch4 gene Proteins 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241001440219 Gabara Species 0.000 description 1
- 101000767160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Intracellular protein transport protein USO1 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 206010025482 malaise Diseases 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Dram (AREA)
Abstract
Un circuit de pilotage CMOS à faible bruit comprend un transistor PMOS d'excursion haute (PM) qui a une première électrode de courant reliée à une tension d'alimentation (Vcc), une deuxième électrode de courant reliée a un nud de sortie (N3), et une électrode de commande recevant un signal d'entrée; et un transistor NMOS d'excursion basse (NM) qui a une première électrode de courant reliée à une tension de la masse, une deuxième électrode de courant reliée au nud de sortie (N3), et une électrode de commande recevant un signal d'entrée inversé. Le circuit de pilotage CMOS comprend en outre des moyens limiteurs (D) montés entre la première tension d'alimentation Vcc et la première électrode de courant du transistor PMOS d'excursion haute (PM) pour faire chuter à un niveau prédéterminé le signal appliqué au nud de sortie (N3) lorsque le transistor PMOS d'excursion haute (PM) est débloqué, et réduire le courant maximal au nud de sortie (N3) à une valeur d'intensité prédéterminée lors d'une transition ascendante du signal de sortie au nud de sortie (N3).
Description
Circuit de pilotage CMOS à faible bruit La présente invention concerne un
circuit d'attaque CMOS
à faible bruit et notamment un circuit d'attaque CMOS à fai-
ble bruit inclus dans un ccrmposant à semiconducteurs à haute densité d'intégration, c'est-à-dire un un circuit intégré
monolithique à semiconducteurs à haute intégration.
Depuis peu de temps, comme les composants à
semiconducteurs CMOS, c'est-à-dire les circuits inté-
grés CMOS, atteignent des hauts degrés d'intégration et des
hautes performances, le bruit produit par un circuit de pilota-
ge CMOS d'entrée ou de sortie devient un facteur important.
En particulier, un transistor de pilotage d'un circuit de pilota-
ge de sortie a des possibilités de pilotage à fort courant.
Par conséquent, les grandes variations de courant produites dans l'étage de sortie sont rétrocouplées à l'intérieur de
la puce du circuit intégré, de sorte que le bruit de la li-
gne d'alimentation et le bruit de la ligne de masse se font sentir dans un circuit interne, ce qui peut provoquer un
mauxais fonctionnement de ce circuit interne.
L'article publié par Thaddens Cabara et David Thompson aux pages 88 et 89 du compte-rendu abrégé de la Conférence
IEEE ISSCC de 1988 mentionne le problème indiqué ci-dessus.
Dans l'article de Gabara et Thompson, pour résoudre ce pro-
blème, les auteurs décrivent un procédé pour piloter des transistors PMOS et NMOS en produisant un signal de commande
en tension selon la variation de la tension d'alimentation.
D'autre part, le déposant de la présente demande a dépo-
sé la demande de brevet coréen n 89-20605 intitulée "Cir-
cuit tampon de sortie de données à faible bruit" qui décrit
un procédé qui peut réduire le phénomène de pointe de ten-
sion de sortie produite lors d'une transition du signal de
sortie de données.
-2- L'invention a pour objet un circuit de pilotage CMOS à faible bruit ayant des moyens limiteurs de tension et de
courant pour résoudre le problème du procédé classique dé-
crit plus haut.
Pour atteindre ce but, le circuit de pilotage CMOS à fai-
ble bruit selon l'invention comporte un transistor PMOS d'ex-
cursion haute qui a une première électrode de courant reliée à une tension d'alimentation, une deuxième électrode de courant reliée à un noeud 13 et\ Une - électrode de commande recevant un signal d'entrée; et un transistor NMOS d'excursion basse qui a une première électrode de courant reliée à une tension de la masse, une deuxième électrode de courant reliée au noeud de sortie, et une
électrode de commande recevant un signal d'entrée inversé.
Le circuit de pilotage CMOS à faible bruit comprend en
outre des moyens limiteurs montés entre la tension d'alimen-
tation et la première électrode de courant du transistor PMOS d'excursion haute pour abaisserà un niveau prédéterminé la tension du signal appliqué au noeud de sortie lorsque le transistor P 1405 d'excursion haute est débloqué, et réduisant le courant maximal au noeud de sortie à une valeur de courant prédéterminée lors d'une transition ascendante du signal de sortie au noeud de sortie L'objet indiqué ci-dessus de l'invention et d'autres avantages de l'invention apparaîtront mieux à la lecture
de la description d'une forme de réalisation de l'invention
donnée ci-après en relation avec les dessins annexés, dans lesquels: la figure 1 est un schéma de principe du circuit tampon de sortie de données classique; 3 -
la figure 2 est un schéma de principe d'un circuit de pilota-
ge -de sortie incorporant le circuit de pilotage CM 1 OS à faible bruit selon-l'invention; et
la figure 3 est une vue en coupe droite montrant la cons-
titution du transistor PMOS d'excursion haute et de la diode
à jonction PN réalisés sur le substrat en semiconducteur.
La figure 1 est donc un schéma de principe du circuit
tampon de données classique.
Considérant la figure 1, on voit que le circuit de pilota-
ge de sortie de données classique comprend des portes NI (NOR) NOR 1 et NOR 2 pour appliquer les signaux d'entrée SAS et SAS obtenus à la sortie d'un amplificateur de lecture (non représenté) et le signal de validation de sortie OE; les inverseurs INT 2 et INT 3 pour appliquer respectivement
le signal de sortie de la porte NI NOR 1 et le signal de sor-
tie inversé de la porte NI NOR 2, et un inverseur INT 1; des transistors de pilotage PM et NM pour appliquer les signaux
de sortie des inverseurs INT 2 et INT 3 aux portes respecti-
ves; et des condensateurs MOS C 1 et C 2, montés respective-
ment entre la grille du transistor de pilotage PM ou NM et
une borne de masse Dans le circuit tampon de sortie de don-
nées ayant la constitution décrite ci-dessus, le br Jit De sortie au noeud de sortie N 3 est rétrocouplé par une capacité parasite des points de circuit des grilles N 1 et N 2 des transistors de pilotage PN et MN, de sorte que le phénomène de pointe de tension en sortie se produit L'ajout
des condensateurs MOS respectifs C 1 et C 2 entre le -
noeud de grille N 1 ou N 2 et chaque borne de masse per-
met de réduire le phénomène de pointe de tension en sortie.
Crâce à cette constitution, la consommation de courant est réduite et la vitesse de fonctionnement du circuit de pilotage
de sortie est augmentée, de sorte que la fiabilité du dispo-
sitif à semiconducteur est améliorée.
-4- D'autre part, le circuit tampon de sortie de données décrit ci- dessus peut réduire le bruit de la ligne de masse qui est rétrocouplé, mais ne peut pas supprimer complètement le bruit de la ligne d'alimentation ni le bruit de la ligne de masse qui est produit par le circuit tampon de sortie de données Cela est dû au fait que le bruit de la ligne d'alimentation et le bruit de la ligne de masse sont liés
à la vitesse de variation du courant La vitesse de varia-
tion du courant est donnée par la relation: di > 4 CV l-J 1 dtlmax t 52 ts o di/dt est la vitesse maximale de variation du courant,
C est la capacité de la charge, V est l'excursion de ten-
sion, et ts est le temps de montée ou de descente du signal du circuit tampon de sortie Par conséquent, le bruit de sortie VN a la forme suivante: lVNlax > L x ld ( 2) o L est l'inductance du fil de connexion et de la grille de connexion du boîtier du circuit intégré utilisée pour
la ligne l'alimentation, et du fil de la ligne de masse.
Par conséquent, le circuit tampon de sortie de données classique constitue le circuit de pilotage de sortie CMOS, avec le résultat que dans ce circuit tampon, le niveau de sortie haut est au niveau Vcc, et le niveau de sortie bas
est au niveau du potentiel de la masse, de sorte que l'ex-
cursion de tension V occupe l'intervalle de Vcc à Vss En conséquence, le bruit de sortie VN se retrouve entièrement
dans la ligne d'alimentation et la ligne de masse.
Considérant maintenant la figure 2, on soit que dans -5.-
l'invention, pour réduire le bruit de la ligne d'alimenta-
tion et le bruit de la ligne de masse, une diode à jonction PN D, qui est montée entre la ligne d'alimentation Vcc et la source du transistor P 1, est ajoutée au circuit tampon de sortie de données classique de la figure 1.
La structure en coupe du transistor PMOS d'excur-
sion haute PM du circuit de pilotage CMOS à faible bruit selon l'invention est représentée sur la figure 3 Considérant la figure 3, on voit qu'un substrat de semiconducteur 10 a trois parties principales En partant de la gauche, la région 20 du transistor PHOS, la région de diffusion 30 pour l'isolement des transistors, et la région 40 de la diode à jonction PN, sont respectivement séparées par des couches
d'oxyde épais 50 La région 20 du transistor PMOS est défi-
nie comme étant la région comprise entre les couches d'oxyde
épais 50 a et 50 b, et comprend une couche d'électrode de gril-
le 21 et des couches P+ 22 et 23, c'est-à-dire une couche d'électrode de source et une couche d'électrode de drain
qui sont formées sous la surface du substrat de semiconduc-
teur 10, plus précisément des deux côtés de la-couche d'é-
lectrode de grille 21 La région de diffusion 30 pré\ue pour
l'isolement des transistors est définie comme étant la re-
gion comprise entre les couches d'oxyde épais 50 b et 50 c, et comprend une couche N+ 31 qui est formée la surface du
substrat de semiconducteur 10 Dans cette région de diffu-
sion, pour empêcher la formation d'un transistor parasite, la tension d'alimentation Vcc est appliquée à la couche N+ 31 La région 40 de la diode à jonction PN est définie comme étant la région comprise entre les couches d'oxyde épais 50 c et 50 d Plus précisément, un caisson P 41 est formé sous la surface du substrat de semiconducteur 10, et ensuite -6- une couche N+ 42 est formée sous la partie de la surface du substrat de semiconducteur 10 dans laquelle se trouve le
caisson P 41, de manière à constituer la région 30 La ten-
sion d'alimentation \'cc est appliquée au caisson P 41, et la couche N+ est reliée à la couche d'électrode de source 22 du transistor PMOS P Ml par une connexion métallique La chute de tension directe VD est donnée par la formule:
ND NA
VD ( 3)
ni 2 et le courant direct ID est donné par la formule: ID i Is exp(VD/2 VT) ( 4) o: ND:concentration d'impureté dans le caisson P 41; NA:concentration d'impureté dans la couche N+ 42; ni: concentration de porteurs intrinsèques; Is:courant inerse de saturation; et
VT:T/11,5000, o T est la température absolue.
Par conséquent, la chute de tension directe VD de la diode à jonction PN D peut être fixée à la \aleur voulue en agissant sur les concentrations d'impureté du caisson P 41 et de la couche NJ+ 42 De plus, puisque le courant direct ID est proportionnel au courant inverse de saturation et que le courant inverse de saturation Is est proportionnel
à l'aire de la jonction avec la densité de porteurs prédé-
terminée, le courant direct ID peut avoir la valeur voulue
en agissant sur l'aire de la jonction.
Le fonctionnement de l'invention ayant la constitution
décrite ci-dessus est expliqué ci-après.
-7- Considérant le schéma de principe de la figure 2, on
voit que lors d'une transition ascendante du signal de sor-
tie, le transistor PMOS PM et le transistor NMOS NM sont
débloqués instantanément en même temps, de sorte que le cou-
rant maximal circule de la ligne d'alimentation à la ligne de masse A cet instant, le courant maximal est limité à l'intensité du courant direct ID dans la diode à jonction
PN D, de sorte qu'il est diminué De plus, au point de cir-
cuit de sortie N 3 se trouve appliquée la tension réduite de la valeur de la chute de tension VD produite par la diode à jonction PN D, soit Vcc VD Par conséquent, le bruit de la ligne d'alimentation et de la ligne de masse dû au signal de sortie de données est proportionnel à l'excursion de tension V, comme cela est indiqué par les équations ( 1) et ( 2), de sorte que le bruit est r êduit dans le rapport
de (Vcc-VD)/Vcc.
Par exemple, avec une tension d'alimentation de 5 volts, si la chute de tension produite par la diode à jonction PN D est fixée à 0,6 volt, l'excursion de tension devient égale à 4,4 volts de manière à limiter au maximum le niveau haut du signal de sortie des moyens depilotageen sortie, et aussi
à réduire le bruit lié à la chute de tension.
De plus, lors d'une transition du signal de sortie, le
courant maximal est réduit, de sorte que le circuit de pilota-
ge de sortie de données à faible bruit selon l'invention
supprime largement le phénomène de pointe de tension en sor-
tie par rapport au circuit tampon de sortie de données à
faible bruit classique, avec les mêmes capacités des con-
densateurs MOS Cl et C 2 Inversement, le même effet que dans
le circuit classique est obtenu avec des capacités des con-
densateurs MOS C 1 et C 2 qui peuvent être plus petites, ce qui augmente la densité d'intégration De plus, lors d'une
transition du signal de sortie, le courant maximal est dimi-
nué et l'excursion de la tension de sortie est diminuée d'u-
ne largeur prédéterminée de l'intervalle d'excursion, de sorte que la consommation d'énergie est réduite par rapport aux circuits classiques. Comme cela a été décrit plus haut, selon l'invention, en employant un procédé de fabrication courant de la diode à jonction PN, il est possible d'ajuster la concentration d'impureté et l'aire de la jonction de telle manière que
lors d'une transition du signal de sortie du circuit e pilota-
ge CMOS, le courant maximal peut être diminué, et en outre le bruit dans la ligne d'alimentation et dans la ligne de
masse peut être diminué C'est-à-dire que le niveau de sor-
tie haut du dispositif à semiconducteur est fixé au niveau des dispositifs courants, de sorte que le bruit est diminué, et le niveau de sortie haut est obtenu en réglant VD et ID
selon la tension d'alimentation nécessaire pour faire fonc-
tionner le circuit intégré.
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Claims (7)
1 Circuit de pilotage CMOS à faible bruit comportant un transistor PMOS d'excursion haute (PM) ayant une première électrode de courant reliée à une tension d'alimentation Vcc, une deuxième électrode de courant reliée à un noeud de sortie (N 3), et une électrode de commande recevant un signal d'entrée; et un transistor NMOS d'excursion basse (NM) qui a une première électrode de courant reliée à une tension de la masse, une deuxième électrode de courant reliée au noeud de sortie (N 3), et une électrode de commande recevant un signal inversé, caractérisé en ce qu'il comprend: des moyens limiteurs (D) montés entre la tension d'alimentation (Vcc) et la première électrode de courant du transistor PMOS d'excursion haute (PM) pour faire chuter à un niveau prédéterminé la tension appliquée au noeud de sortie (N 3) lorsque le transistor PMOS d'excursion haute (PM) est débloqué, et réduire le courant maximal au noeud de sortie (N 3) à une intensité de courant prédéterminée lors d'une transition
ascendante du signal au noeud de sortie (N 3).
2 Circuit de pilotage CMOS à faible bruit selon la revendication 1, caractérisé en ce que les
moyens limiteurs (D) sont une diode à jonction (PN).
3 Circuit de pilotage CMOS à faible bruit selon la revendication 2, caractérisé en ce que la diode à jonction PN (D) possède une caractéristique de chute de tension directe, propre à réduire le niveau de sortie haut du signal au noeud de sortie (N 3), située dans l'intervalle préservant au maximum le niveau de
sortie haut.
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4 Circuit de pilotage CMOS à faible bruit selon la revendication 3, caractérisé en ce que la diode à jonction PN (D) possède une caractéristique de courant direct, propre à limiter le courant maximal produit lors d'une transition ascendante du signal de sortie, située dans l'intervalle d'intensités qui donne la sortance maximale admissible au noeud de sortie
(N 3).
5 Circuit de pilotage CMOS à faible bruit selon la revendication 4, caractérisé en ce que la caractéristique de chute de tension directe est ajustée par le choix de la densité de porteurs de charges dans
la diode à jonction PN (D).
6 Circuit de pilotage CMOS à faible bruit selon la revendication 5, caractérisé en ce que la caractéristique de courant direct est ajustée par le choix des dimensions de la jonction de la diode à jonction PN (D) lorsque la densité de porteurs de
charges est déterminée.
7 Circuit de pilotage CMOS à faible bruit selon la revendication 1, caractérisé en ce qu'il comprend en outre des condensateurs (Cl, C 2) entre les électrodes de commande respectives du transistor PMOS (PM) et du transistor NIMOS (NM) et la tension de la masse.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900010972A KR930003001B1 (ko) | 1990-07-19 | 1990-07-19 | 저잡음 cmos 드라이버 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2665012A1 true FR2665012A1 (fr) | 1992-01-24 |
Family
ID=19301429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9011216A Pending FR2665012A1 (fr) | 1990-07-19 | 1990-09-11 | Circuit de pilotage cmos a faible bruit. |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH0477016A (fr) |
| KR (1) | KR930003001B1 (fr) |
| DE (1) | DE4027534A1 (fr) |
| FR (1) | FR2665012A1 (fr) |
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