JP2001148628A - 量子力学的トンネル構造を使用するｃｍｏｓダイナミック・ロジック回路 - Google Patents
量子力学的トンネル構造を使用するｃｍｏｓダイナミック・ロジック回路Info
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract
(57)【要約】 （修正有）
【課題】従来方法より優れた回路レイアウト・エリア、
電力消費および演算速度のトンネル構造のＮＤＲおよび
電流−電圧（Ｉ−Ｖ）特性が高性能、高機能ロジック回
路を提供する。 【解決手段】ダイナミックロジック回路３０２と、この
ダイナミック・ロジック回路に接続されたトンネル・構
造回路３２８とからなるＣＭＯＳ半導体ダイナミック・
ロジック３００を開示し、トンネル構造回路が、前記ダ
イナミック・ロジック回路から生じる漏洩電流を補償す
ることによってノード３０８の電圧を安定に保持するよ
うに適用されている。
電力消費および演算速度のトンネル構造のＮＤＲおよび
電流−電圧（Ｉ−Ｖ）特性が高性能、高機能ロジック回
路を提供する。 【解決手段】ダイナミックロジック回路３０２と、この
ダイナミック・ロジック回路に接続されたトンネル・構
造回路３２８とからなるＣＭＯＳ半導体ダイナミック・
ロジック３００を開示し、トンネル構造回路が、前記ダ
イナミック・ロジック回路から生じる漏洩電流を補償す
ることによってノード３０８の電圧を安定に保持するよ
うに適用されている。
Description
【０００１】
【発明の技術分野】本発明は概して電子デバイスに使用
されたロジック回路、より詳しくは量子力学的トンネル
構造を含む相補型金属酸化膜半導体（ＣＭＯＳ）処理の
ために設計されたダイナミック・ロジック回路に関す
る。
されたロジック回路、より詳しくは量子力学的トンネル
構造を含む相補型金属酸化膜半導体（ＣＭＯＳ）処理の
ために設計されたダイナミック・ロジック回路に関す
る。
【０００２】
【発明の背景】高性能トランジスタおよび集積回路性能
への絶え間ない要求が、シリコン、バイポーラおよび相
補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび
ガリウム砒素(GaAs)のような既存のデバイスにおける改
良をもたらし、さらには新しいデバイス形態と材料の導
入をもたらしている。特に、高周波数性能を高めるため
にスケールダウンされたデバイスサイズは、電位壁を通
過するキャリア・トンネルのような観測可能な量子力学
効果を導く。この効果は、このようなトンネル現象の利
点を有する、トンネルおよび共振トンネルダイオードお
よびトランジスタのような代替的なデバイス構造の発展
につながっている。参照を容易にするために、全てこの
種の構造は以後集合的にトンネル・ダイオード（ＴＤ）
と呼ぶ。
への絶え間ない要求が、シリコン、バイポーラおよび相
補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび
ガリウム砒素(GaAs)のような既存のデバイスにおける改
良をもたらし、さらには新しいデバイス形態と材料の導
入をもたらしている。特に、高周波数性能を高めるため
にスケールダウンされたデバイスサイズは、電位壁を通
過するキャリア・トンネルのような観測可能な量子力学
効果を導く。この効果は、このようなトンネル現象の利
点を有する、トンネルおよび共振トンネルダイオードお
よびトランジスタのような代替的なデバイス構造の発展
につながっている。参照を容易にするために、全てこの
種の構造は以後集合的にトンネル・ダイオード（ＴＤ）
と呼ぶ。
【０００３】トンネル・ダイオードは普通、負性差動抵
抗（ＮＤＲ）を呈する部分を有する電流−電圧曲線を生
じる電位壁をトンネルする導電性キャリアを備えた二端
子デバイスである。この負性差動抵抗特性は、広い範囲
にわたって高性能設計の基礎として使用されている。
抗（ＮＤＲ）を呈する部分を有する電流−電圧曲線を生
じる電位壁をトンネルする導電性キャリアを備えた二端
子デバイスである。この負性差動抵抗特性は、広い範囲
にわたって高性能設計の基礎として使用されている。
【０００４】従来、トンネル・ダイオードと共振トンネ
ル・ダイオードは、実現する上で、GaAsおよび他の高い
性能プロセスに限定されている。従来の方法はいくつか
の理由でGaAs中でＴＤを構築することに焦点付けられて
いる。その理由は、主としてGaAsプロセスの速度特性と
小さい処理特徴がトンネル機構に貢献しているからであ
る。しかし、ＴＤ中のピーク電流の調整が困難であると
いうような機能を考慮したとき、その実際の適用や使用
が制限される。更に、GaAsプロセスが大量の消費者関連
生産に対して、実用的ではないか、あるいは費用効率が
高くないので、ＴＤは、一般的に、研究および開発への
適用に制限されていた。
ル・ダイオードは、実現する上で、GaAsおよび他の高い
性能プロセスに限定されている。従来の方法はいくつか
の理由でGaAs中でＴＤを構築することに焦点付けられて
いる。その理由は、主としてGaAsプロセスの速度特性と
小さい処理特徴がトンネル機構に貢献しているからであ
る。しかし、ＴＤ中のピーク電流の調整が困難であると
いうような機能を考慮したとき、その実際の適用や使用
が制限される。更に、GaAsプロセスが大量の消費者関連
生産に対して、実用的ではないか、あるいは費用効率が
高くないので、ＴＤは、一般的に、研究および開発への
適用に制限されていた。
【０００５】以前は、ＣＭＯＳのような標準的シリコン
・プロセスの機能サイズは、この種のトンネル構造を生
成するのに貢献していなかった。標準的シリコン・プロ
セスと関連するトンネル構造を利用する他の従来方法
は、非シリコン・プロセスでのＴＤ構造の製造を行い、
次に、このＴＤ構造をホスト・シリコン基板に移送且つ
結合（または電気的に接続）するというものであった。
従って、ある機能の問題に対策が施される場合、この種
のプロセスには余分な設計時間とプロセス工程を必要と
した。従って、これらのアプローチに関する付加的な設
計と製造費用は、大量のロジック・デバイス生産にとっ
て商業的に適していない。
・プロセスの機能サイズは、この種のトンネル構造を生
成するのに貢献していなかった。標準的シリコン・プロ
セスと関連するトンネル構造を利用する他の従来方法
は、非シリコン・プロセスでのＴＤ構造の製造を行い、
次に、このＴＤ構造をホスト・シリコン基板に移送且つ
結合（または電気的に接続）するというものであった。
従って、ある機能の問題に対策が施される場合、この種
のプロセスには余分な設計時間とプロセス工程を必要と
した。従って、これらのアプローチに関する付加的な設
計と製造費用は、大量のロジック・デバイス生産にとっ
て商業的に適していない。
【０００６】従って、トンネル構造の従来の実現は、費
用が嵩む高性能プロセスで製造される高速パルスとエッ
ジの発生のような個別形態およびニッチ(niche)的適用
のみに使用されている。従来のトンネル構造に対する制
限には、ピーク電流の制御の困難さと、商業的適用可能
な形態で商業的に生産されるトンネル構造の可能とする
集積回路がないことにある。。
用が嵩む高性能プロセスで製造される高速パルスとエッ
ジの発生のような個別形態およびニッチ(niche)的適用
のみに使用されている。従来のトンネル構造に対する制
限には、ピーク電流の制御の困難さと、商業的適用可能
な形態で商業的に生産されるトンネル構造の可能とする
集積回路がないことにある。。
【０００７】商業的に利用可能なＴＤがないので、従来
のＣＭＯＳロジック回路設計はＣＭＯＳプロセスで容易
に利用可能な、インバータやロジックおよびトランスミ
ッション・ゲートのような機能要素を使用している。従
来方法は、これらの要素の設計を個々に適切にするこ
と、またより大きい回路内で利用されるときにその有効
性を改善することに焦点が絞られている。さらに、この
種の従来の方法は、標準的ＣＭＯＳ要素に起因する主と
してレイアウト・エリア(layout area)、電力消費およ
び操作速度制限のために必然的に役に立たないデバイス
を作ることになる。
のＣＭＯＳロジック回路設計はＣＭＯＳプロセスで容易
に利用可能な、インバータやロジックおよびトランスミ
ッション・ゲートのような機能要素を使用している。従
来方法は、これらの要素の設計を個々に適切にするこ
と、またより大きい回路内で利用されるときにその有効
性を改善することに焦点が絞られている。さらに、この
種の従来の方法は、標準的ＣＭＯＳ要素に起因する主と
してレイアウト・エリア(layout area)、電力消費およ
び操作速度制限のために必然的に役に立たないデバイス
を作ることになる。
【０００８】性能的な要求が高まり、またＣＭＯＳ処理
に対する機能サイズが縮小されるにつれて、製造ＣＭＯ
Ｓプロセス中にトンネル構造の製作が可能になった。シ
リコン上でのトンネル・ダイオードの成長が比較的未完
成である。最近、ＣＭＯＳコンパーチブル・トンネル・
ダイオードが、埋め込みメモリや信号処理適応のための
要求に対応する、広範囲な電流密度が得ることができる
ことが実証された。
に対する機能サイズが縮小されるにつれて、製造ＣＭＯ
Ｓプロセス中にトンネル構造の製作が可能になった。シ
リコン上でのトンネル・ダイオードの成長が比較的未完
成である。最近、ＣＭＯＳコンパーチブル・トンネル・
ダイオードが、埋め込みメモリや信号処理適応のための
要求に対応する、広範囲な電流密度が得ることができる
ことが実証された。
【０００９】従って、ＣＭＯＳプロセス用のトンネル構
造に関連するロジック回路設計のシステムが目下必要と
され、従来方法の前述した制限を克服しながら、向上さ
れた設計上の作業性と能率を提供することが必要とされ
ている。
造に関連するロジック回路設計のシステムが目下必要と
され、従来方法の前述した制限を克服しながら、向上さ
れた設計上の作業性と能率を提供することが必要とされ
ている。
【００１０】
【発明の概要】ダイナミック・ロジック回路は、現在の
電子システムおよびデバイスに大々的に使用されてい
る。スタティク・ロジック装置、典型的には、ＣＭＯＳ
設計よりも密度が高く、より効率的なダイナミック・ロ
ジックは、高性能アプリケーションの需要に広く使用さ
れている。この種のダイナミック・ロジックは、信号処
理ユニット、エンコーディング・デバイスおよびデコー
ディング・デバイス、さらに集中的数理演算を実行する
回路のようなシステムの設計に普及している。
電子システムおよびデバイスに大々的に使用されてい
る。スタティク・ロジック装置、典型的には、ＣＭＯＳ
設計よりも密度が高く、より効率的なダイナミック・ロ
ジックは、高性能アプリケーションの需要に広く使用さ
れている。この種のダイナミック・ロジックは、信号処
理ユニット、エンコーディング・デバイスおよびデコー
ディング・デバイス、さらに集中的数理演算を実行する
回路のようなシステムの設計に普及している。
【００１１】本発明において、ダイナミック・ロジック
回路は量子力学的トンネル構造を含むＣＭＯＳプロセス
向けに設計されており、すなわち、従来方法と比較して
より優れた回路レイアウト・エリア、電力消費および演
算速度を提供する。トンネル構造のＮＤＲおよび電流−
電圧（Ｉ−Ｖ）特性が、高性能、高機能ロジック回路を
提供するのに利用される。ＭＯＳ漏洩に対応しダイナミ
ック・ロジック回路中にデータ状態を保持するために、
トンネル構造が従来のＣＭＯＳ要素の代わりに使用され
る。
回路は量子力学的トンネル構造を含むＣＭＯＳプロセス
向けに設計されており、すなわち、従来方法と比較して
より優れた回路レイアウト・エリア、電力消費および演
算速度を提供する。トンネル構造のＮＤＲおよび電流−
電圧（Ｉ−Ｖ）特性が、高性能、高機能ロジック回路を
提供するのに利用される。ＭＯＳ漏洩に対応しダイナミ
ック・ロジック回路中にデータ状態を保持するために、
トンネル構造が従来のＣＭＯＳ要素の代わりに使用され
る。
【００１２】本発明の一実施例において、ダイナミック
・ロジック回路がトンネル・ダイオードを含んで設計さ
れる。トンネル・ダイオードは従来の設計に使用された
多数の要素と置換され、適切な設計費で高いシステム性
能を提供する。
・ロジック回路がトンネル・ダイオードを含んで設計さ
れる。トンネル・ダイオードは従来の設計に使用された
多数の要素と置換され、適切な設計費で高いシステム性
能を提供する。
【００１３】
【実施例】本発明の特徴と利点をより完全に理解するた
めに、添付図面を伴って本発明の詳細な説明が参照され
るが、各図面中の対応する参照番号は対応する部品を示
す。
めに、添付図面を伴って本発明の詳細な説明が参照され
るが、各図面中の対応する参照番号は対応する部品を示
す。
【００１４】本発明の種々の実施例の製造と、使用につ
いて次に詳しく説明するが、本発明は種々の特定の内容
で実施できる多数の適用可能な発明概念を提供すること
が理解されるべきである。ここで説明する特定実施例は
本発明を実行し、使用する特定する方法を単に説明する
ものであって、本発明の範囲を限定するのもではない。
いて次に詳しく説明するが、本発明は種々の特定の内容
で実施できる多数の適用可能な発明概念を提供すること
が理解されるべきである。ここで説明する特定実施例は
本発明を実行し、使用する特定する方法を単に説明する
ものであって、本発明の範囲を限定するのもではない。
【００１５】本発明は、同じシリコン・プロセスでトン
ネル構造を使用するロジック回路を規定し、性能を高め
設計を適正化する。本発明はダイナミック・ロジック回
路の回路複雑性を減少し、すなわち、使用される回路要
素の数と、相互接続部の数と、遅延ステージの数を減じ
る。従って、本発明は従来方法に対して、レイアウト・
エリア、動作遅延および電力消費において相当な減少を
実現する。ＮＤＲおよびトンネル構造の電流−電圧（Ｉ
−Ｖ）特性が、高性能、高機能性ロジック回路を提供す
るように利用される。
ネル構造を使用するロジック回路を規定し、性能を高め
設計を適正化する。本発明はダイナミック・ロジック回
路の回路複雑性を減少し、すなわち、使用される回路要
素の数と、相互接続部の数と、遅延ステージの数を減じ
る。従って、本発明は従来方法に対して、レイアウト・
エリア、動作遅延および電力消費において相当な減少を
実現する。ＮＤＲおよびトンネル構造の電流−電圧（Ｉ
−Ｖ）特性が、高性能、高機能性ロジック回路を提供す
るように利用される。
【００１６】図示の目的で、共振トンネル・ダイオード
（ＲＴＤ）を利用するダイナミック・ロジック・ネット
ワーク回路が提供される。しかし、本発明の原理および
適用は、共振トンネル・ダイオードのみに限定されるの
もではなく、一般的にトンネル構造に適用可能である
が、これを以後集合的にトンネル・ダイオード（ＴＤ）
と呼ぶ。ＴＤは、そのスイッチング速度が一般的に標準
ＭＯＳ構造よりも速いために、高性能ロジック回路にお
ける使用に望ましい。ＴＤはその負性差動抵抗（ＮＤ
Ｒ）のために、その固有の双安定高速スイッチング能力
のあることは周知である。ＴＤの高い電流密度、低容量
およびＮＤＲが、ＴＤを非常に速い非直線回路素子にし
ている。これらと同じデバイス特性が、高速、低電力、
デジタル・ロジック回路での使用を可能にしている。従
って、最も一般的な目的のアプリケーションにおいて、
回路の大部分がいずれの所与の時間で稼働していない場
合、ＣＭＯＳ構造が、非常に低い静電力消費による低い
トンネル電力損失を有しているために、本発明は従来の
方法に対して相当な利点を提供する。
（ＲＴＤ）を利用するダイナミック・ロジック・ネット
ワーク回路が提供される。しかし、本発明の原理および
適用は、共振トンネル・ダイオードのみに限定されるの
もではなく、一般的にトンネル構造に適用可能である
が、これを以後集合的にトンネル・ダイオード（ＴＤ）
と呼ぶ。ＴＤは、そのスイッチング速度が一般的に標準
ＭＯＳ構造よりも速いために、高性能ロジック回路にお
ける使用に望ましい。ＴＤはその負性差動抵抗（ＮＤ
Ｒ）のために、その固有の双安定高速スイッチング能力
のあることは周知である。ＴＤの高い電流密度、低容量
およびＮＤＲが、ＴＤを非常に速い非直線回路素子にし
ている。これらと同じデバイス特性が、高速、低電力、
デジタル・ロジック回路での使用を可能にしている。従
って、最も一般的な目的のアプリケーションにおいて、
回路の大部分がいずれの所与の時間で稼働していない場
合、ＣＭＯＳ構造が、非常に低い静電力消費による低い
トンネル電力損失を有しているために、本発明は従来の
方法に対して相当な利点を提供する。
【００１７】図１を参照して、従来技術によるロジック
回路１００の概略図を示す。回路１００はダイナミック
・ロジック回路のｎｐ−ＣＭＯＳタイプを実現し、ｎ型
ステージ１０２とｐ型ステージ１０４のような多重直列
接続ステージからなる。ステージ１０２は、ノード１０
８と供給電圧（Ｖｃｃ）間に相互接続された事前充電
（プリチャージ）素子１０６と、ノード１０８とアース
間に相互接続された放電（ディスチャージ）素子１１０
とからなる。事前充電素子１０６はＶｃｃに接続された
第１端子と、ノード１０８に接続された第２端子と、ク
ロック（ＣＫ）入力１１４に接続された反転ベース端子
とを有するトランジスタ１１２からなる。放電素子１１
０は、評価トランジスタ１１６と、トランジスタ１１
８、１２０および１２２の回路網との組み合わせからな
る。トランジスタ１１６はノード１２４に接続された第
１端子と、接地（アース）された第２端子と、クロック
入力１１４に接続されたベース端子とからなる。トラン
ジスタ１１８と１２０は、ノード１０８と１２４間に直
列接続されており、それぞれベース入力ＡとＢをそれぞ
れ有している。トランジスタ１２２は、トランジスタ１
１８と１２０と並列状態にノード１０８と１２４間に接
続され、またベース入力Ｃを有している。従って、トラ
ンジスタ１１８−１２０が、回路中に示したブール条件
１２６を実行する。
回路１００の概略図を示す。回路１００はダイナミック
・ロジック回路のｎｐ−ＣＭＯＳタイプを実現し、ｎ型
ステージ１０２とｐ型ステージ１０４のような多重直列
接続ステージからなる。ステージ１０２は、ノード１０
８と供給電圧（Ｖｃｃ）間に相互接続された事前充電
（プリチャージ）素子１０６と、ノード１０８とアース
間に相互接続された放電（ディスチャージ）素子１１０
とからなる。事前充電素子１０６はＶｃｃに接続された
第１端子と、ノード１０８に接続された第２端子と、ク
ロック（ＣＫ）入力１１４に接続された反転ベース端子
とを有するトランジスタ１１２からなる。放電素子１１
０は、評価トランジスタ１１６と、トランジスタ１１
８、１２０および１２２の回路網との組み合わせからな
る。トランジスタ１１６はノード１２４に接続された第
１端子と、接地（アース）された第２端子と、クロック
入力１１４に接続されたベース端子とからなる。トラン
ジスタ１１８と１２０は、ノード１０８と１２４間に直
列接続されており、それぞれベース入力ＡとＢをそれぞ
れ有している。トランジスタ１２２は、トランジスタ１
１８と１２０と並列状態にノード１０８と１２４間に接
続され、またベース入力Ｃを有している。従って、トラ
ンジスタ１１８−１２０が、回路中に示したブール条件
１２６を実行する。
【００１８】クロック入力１１４によってリレーされた
適切なタイミング、これは通常事前充電位相と呼ばれ
る、このタイミングで、素子１０６がノード１０８で測
定されるステージ１０２の出力電圧が所望のレベル（例
えば、ハイ、すなわち「１」）に上昇するように動作す
る。入力１１４に応答して、回路１００が評価相に変換
され、ここで放電素子１１０が役割を果たす。評価相に
ある間、トランジスタ１１６がオンされ、トランジスタ
１１８−１２２によって構成された条件１２６の状態を
効果的に評価する。条件１２６が満たされておれば、ノ
ード１０８からアース（接地）までの経路が、トランジ
スタ１１６とトランジスタ１２２またはトランジスタ１
１８と１２０の組み合わせのいずれかを介して確立され
る。一度このアースまでの経路が確立されると、ノード
１０８の電圧が低レベルまで放電され、ステージ１０２
の出力がシフトする。ステージ１０４がステージ１０２
と同様に構成され、反転クロック入力１２８に応答して
同様に作動する。
適切なタイミング、これは通常事前充電位相と呼ばれ
る、このタイミングで、素子１０６がノード１０８で測
定されるステージ１０２の出力電圧が所望のレベル（例
えば、ハイ、すなわち「１」）に上昇するように動作す
る。入力１１４に応答して、回路１００が評価相に変換
され、ここで放電素子１１０が役割を果たす。評価相に
ある間、トランジスタ１１６がオンされ、トランジスタ
１１８−１２２によって構成された条件１２６の状態を
効果的に評価する。条件１２６が満たされておれば、ノ
ード１０８からアース（接地）までの経路が、トランジ
スタ１１６とトランジスタ１２２またはトランジスタ１
１８と１２０の組み合わせのいずれかを介して確立され
る。一度このアースまでの経路が確立されると、ノード
１０８の電圧が低レベルまで放電され、ステージ１０２
の出力がシフトする。ステージ１０４がステージ１０２
と同様に構成され、反転クロック入力１２８に応答して
同様に作動する。
【００１９】このような設計はＭＯＳ漏洩の好ましくな
い影響を被る。図示した回路１００はノード１０８を所
望のレベルに維持するためにしばしばリフレッシュする
必要がある。回路１００がそのようにリフレッシュされ
なければ、ノード１０８の電圧が漏洩のために誤って遷
移され、これがデータ・エラーとシステムの信頼性の問
題を生じる場合がある。連続してリフレッシュすること
は、最終的にこの種の従来システムでは電力消費を相当
増大させる結果となる。
い影響を被る。図示した回路１００はノード１０８を所
望のレベルに維持するためにしばしばリフレッシュする
必要がある。回路１００がそのようにリフレッシュされ
なければ、ノード１０８の電圧が漏洩のために誤って遷
移され、これがデータ・エラーとシステムの信頼性の問
題を生じる場合がある。連続してリフレッシュすること
は、最終的にこの種の従来システムでは電力消費を相当
増大させる結果となる。
【００２０】図２は回路１００のような回路の制限を克
服するためのダイナミック・ロジック回路２００による
従来技術の試みを示す。回路２００は、ステージ２０２
と２０４のような多重直列接続ステージからなるＣＭＯ
Ｓダイナミック・ロジック回路のドミノ・タイプを実現
している。ステージ２０２は本質的に図１のステージ１
０２と同じ要素からなり、すなわち、ノード１０８と供
給電源（Ｖｃｃ）間に相互接続された事前充電素子１０
６と、ノード１０８とアース間に相互接続された放電素
子１１０とを含んでいる。更に、ステージ２０２はノー
ド１０８とノード２０８間に相互接続された電荷保持素
子２０６からなる。ステージ２０２の出力電圧はノード
２０８で測定される。電荷保持素子２０６は、Ｖｃｃに
接続された第１端子と、ノード１０８に接続された第２
端子と、ノード２０８に接続された反転ベース端子とを
有するトランジスタ２１０からなる。この保持素子２０
６はさらに、ノード１０８に接続された入力とノード２
０８に接続された出力とを有するインバータ素子２１２
からなる。図１を参照して説明したように、トランジス
タ１１８と１２０は、それぞれベース入力ＡとＢを有
し、ノード１０８と１２４間に直列接続され、またトラ
ンジスタ１２２はノード１０８と１２４間でトランジス
タ１１８と１２０と並列接続されるとともに、ベース入
力Ｃを有している。トランジスタ１１８−１２２は、回
路中に示したブール条件２１６を実現する。
服するためのダイナミック・ロジック回路２００による
従来技術の試みを示す。回路２００は、ステージ２０２
と２０４のような多重直列接続ステージからなるＣＭＯ
Ｓダイナミック・ロジック回路のドミノ・タイプを実現
している。ステージ２０２は本質的に図１のステージ１
０２と同じ要素からなり、すなわち、ノード１０８と供
給電源（Ｖｃｃ）間に相互接続された事前充電素子１０
６と、ノード１０８とアース間に相互接続された放電素
子１１０とを含んでいる。更に、ステージ２０２はノー
ド１０８とノード２０８間に相互接続された電荷保持素
子２０６からなる。ステージ２０２の出力電圧はノード
２０８で測定される。電荷保持素子２０６は、Ｖｃｃに
接続された第１端子と、ノード１０８に接続された第２
端子と、ノード２０８に接続された反転ベース端子とを
有するトランジスタ２１０からなる。この保持素子２０
６はさらに、ノード１０８に接続された入力とノード２
０８に接続された出力とを有するインバータ素子２１２
からなる。図１を参照して説明したように、トランジス
タ１１８と１２０は、それぞれベース入力ＡとＢを有
し、ノード１０８と１２４間に直列接続され、またトラ
ンジスタ１２２はノード１０８と１２４間でトランジス
タ１１８と１２０と並列接続されるとともに、ベース入
力Ｃを有している。トランジスタ１１８−１２２は、回
路中に示したブール条件２１６を実現する。
【００２１】ステージ２０２は、前述したようにクロッ
ク入力１１４に応答して事前充電／評価モードで動作す
る。トランジスタ２１０とインバータ２１２が、ノード
１０８の電圧におけるＭＯＳ漏洩電流の影響に対応する
ために使用されるループを効果的に形成する。従って、
一度ノード１０８が事前充電されると、条件２１６が満
たされるとともに放電素子１１０がその電圧を低レベル
に放電するまで、ノード１０８の電圧が安定状態に維持
する様に保持素子２０６が作動する。
ク入力１１４に応答して事前充電／評価モードで動作す
る。トランジスタ２１０とインバータ２１２が、ノード
１０８の電圧におけるＭＯＳ漏洩電流の影響に対応する
ために使用されるループを効果的に形成する。従って、
一度ノード１０８が事前充電されると、条件２１６が満
たされるとともに放電素子１１０がその電圧を低レベル
に放電するまで、ノード１０８の電圧が安定状態に維持
する様に保持素子２０６が作動する。
【００２２】電荷保持素子なしで設計の電力と信頼性の
制限をある程度克服できても、これらの設計はなおも付
加的回路素子の好ましくない影響を受ける。設計レイア
ウト・エリアが増大する。すなわち、この種のＣＭＯＳ
設計に対してデバイス・サイズ、速度および電力消費に
好ましくない影響を与える。
制限をある程度克服できても、これらの設計はなおも付
加的回路素子の好ましくない影響を受ける。設計レイア
ウト・エリアが増大する。すなわち、この種のＣＭＯＳ
設計に対してデバイス・サイズ、速度および電力消費に
好ましくない影響を与える。
【００２３】これらの従来のアプローチに対比して、図
３は本発明に従うダイナミック・ロジック回路３００を
示す。図示の目的で、回路３００はダイナミック・ロジ
ック回路のｎｐ−ＣＭＯＳタイプを実行し、ｎ型ステー
ジ３０２とｐ型ステージ３０４を含む多重直列接続ステ
ージからなる。当該技術に習熟した人にとって理解され
るであろうが、本発明の原理および技術は他のダイナミ
ック・ロジック回路と態様に同様に適用できる。ステー
ジ３０２は、ノード３０８と供給電圧（Ｖｃｃ）との間
に相互接続された事前充電素子３０６と、ノード３０８
とアース間に相互接続された放電素子３１０とからな
る。事前充電素子３０６はＶｃｃに接続された第１端子
を有するトランジスタ３１２と、ノード３０８に接続さ
れた第２端子と、クロック（ＣＫ）入力３１４に接続さ
れた反転ベース端子とからなる。放電素子３１０は評価
トランジスタ３１６と、トランジスタ３１８、３２０お
よび３２２のネットワークの組み合わせとからなる。ト
ランジスタ３１６はノード３２４に接続された第１端子
と、アースに接続された第２端子と、クロック入力３１
４に接続されたベース端子とを有している。トランジス
タ３１８と３２０はノード３０８と３２４間に直列接続
されており、またそれぞれベース入力ＡとＢを有してい
る。トランジスタ３２２はノード３０８と３２４間に、
トランジスタ３１８と３２０と並列に接続されるととも
に、ベース入力Ｃを有している。従って、トランジスタ
３１８−３２２は回路中に示したブール条件３２６を実
現する。
３は本発明に従うダイナミック・ロジック回路３００を
示す。図示の目的で、回路３００はダイナミック・ロジ
ック回路のｎｐ−ＣＭＯＳタイプを実行し、ｎ型ステー
ジ３０２とｐ型ステージ３０４を含む多重直列接続ステ
ージからなる。当該技術に習熟した人にとって理解され
るであろうが、本発明の原理および技術は他のダイナミ
ック・ロジック回路と態様に同様に適用できる。ステー
ジ３０２は、ノード３０８と供給電圧（Ｖｃｃ）との間
に相互接続された事前充電素子３０６と、ノード３０８
とアース間に相互接続された放電素子３１０とからな
る。事前充電素子３０６はＶｃｃに接続された第１端子
を有するトランジスタ３１２と、ノード３０８に接続さ
れた第２端子と、クロック（ＣＫ）入力３１４に接続さ
れた反転ベース端子とからなる。放電素子３１０は評価
トランジスタ３１６と、トランジスタ３１８、３２０お
よび３２２のネットワークの組み合わせとからなる。ト
ランジスタ３１６はノード３２４に接続された第１端子
と、アースに接続された第２端子と、クロック入力３１
４に接続されたベース端子とを有している。トランジス
タ３１８と３２０はノード３０８と３２４間に直列接続
されており、またそれぞれベース入力ＡとＢを有してい
る。トランジスタ３２２はノード３０８と３２４間に、
トランジスタ３１８と３２０と並列に接続されるととも
に、ベース入力Ｃを有している。従って、トランジスタ
３１８−３２２は回路中に示したブール条件３２６を実
現する。
【００２４】事前充電相にある間、素子３０６がノード
３０８で測定されるステージ３０２の出力電圧を所望の
レベル（例えば、ハイ、すなわち「１」）まで高めるよ
うに動作する。ステージ３０２はさらにノード３０８と
供給電圧Ｖｃｃ間に相互接続された電荷保持素子３２８
からなる。素子３２８は、ノード３０８に接続された第
１端子と、Ｖｃｃに接続された第２端子とを有する共振
トンネル・ダイオード３３０からなる。条件３１６が満
たされるとともにその電圧を低レベルに放電するまで、
ノード３０８の電圧を安定状態に保持するように素子３
２８が作動される。入力３１４に応答して、回路３００
が評価相に転換され、ここでトランジスタ３１６がオン
にされ、トランジスタ３１８−３２２によって実現され
た条件３２６の状態が効果的に評価される。条件３２６
が満たされれば、ノード３０８からアースまでの経路が
トランジスタ３１６とトランジスタ３２２とにより、あ
るいはトランジスタ３１６とトランジスタ３１８と３２
０の組み合わせとによって確立される。一度このアース
への経路が確立されると、ノード３０８の電圧が低レベ
ルに放電されることになり、ステージ３０２の出力がシ
フトする。ステージ３０４はステージ３０２と同様に構
成され、反転クロック入力３３２に応答して同様に動作
する。
３０８で測定されるステージ３０２の出力電圧を所望の
レベル（例えば、ハイ、すなわち「１」）まで高めるよ
うに動作する。ステージ３０２はさらにノード３０８と
供給電圧Ｖｃｃ間に相互接続された電荷保持素子３２８
からなる。素子３２８は、ノード３０８に接続された第
１端子と、Ｖｃｃに接続された第２端子とを有する共振
トンネル・ダイオード３３０からなる。条件３１６が満
たされるとともにその電圧を低レベルに放電するまで、
ノード３０８の電圧を安定状態に保持するように素子３
２８が作動される。入力３１４に応答して、回路３００
が評価相に転換され、ここでトランジスタ３１６がオン
にされ、トランジスタ３１８−３２２によって実現され
た条件３２６の状態が効果的に評価される。条件３２６
が満たされれば、ノード３０８からアースまでの経路が
トランジスタ３１６とトランジスタ３２２とにより、あ
るいはトランジスタ３１６とトランジスタ３１８と３２
０の組み合わせとによって確立される。一度このアース
への経路が確立されると、ノード３０８の電圧が低レベ
ルに放電されることになり、ステージ３０２の出力がシ
フトする。ステージ３０４はステージ３０２と同様に構
成され、反転クロック入力３３２に応答して同様に動作
する。
【００２５】従って、本発明によれば、ダイオード３３
０がＭＯＳ漏洩電流を補償し、ノード３０８電圧を安定
させ、また高い信頼性のあるシステムを与える状態保持
機能性を提供する。
０がＭＯＳ漏洩電流を補償し、ノード３０８電圧を安定
させ、また高い信頼性のあるシステムを与える状態保持
機能性を提供する。
【００２６】図４は本発明の一つの利点を示す。電流−
電圧プロット４００が、回路３００の臨界特性を示す。
電圧プロット４００が、回路３００の臨界特性を示す。
【００２７】ここで図３と図４を総合的に参照する。曲
線４０２がトランジスタ３１６−３２２の集合的漏洩電
流効果を表わし、一方曲線４０４がダイオード３３０の
電流−電圧特性を表わす。平衡状態４０６が、トンネル
・ダイオード電流が漏洩電流に等しい点で表わされる。
従って、ダイオード３３０は漏洩電流を補償し、ダイオ
ード３３０の高いピーク電流がノード３０８の電圧を高
いレベルに保持する。従って、漏洩電流に起因するエラ
ーが除去される。従って、本発明は高い安定性と全体的
な設計の信頼性を提供する。
線４０２がトランジスタ３１６−３２２の集合的漏洩電
流効果を表わし、一方曲線４０４がダイオード３３０の
電流−電圧特性を表わす。平衡状態４０６が、トンネル
・ダイオード電流が漏洩電流に等しい点で表わされる。
従って、ダイオード３３０は漏洩電流を補償し、ダイオ
ード３３０の高いピーク電流がノード３０８の電圧を高
いレベルに保持する。従って、漏洩電流に起因するエラ
ーが除去される。従って、本発明は高い安定性と全体的
な設計の信頼性を提供する。
【００２８】本発明により、トンネル・ダイオード構造
がダイナミック・ロジック回路から不必要なインバータ
とトランジスタ回路を除去する。これが従来のＣＭＯＳ
対応製品と比較して実質的により小さい面積と、実質的
により早い速度と、実質的により低電力消費を有する本
発明によるＣＭＯＳ／ＴＤダイナミック・ロジック回路
設計を結果としてもたらす。
がダイナミック・ロジック回路から不必要なインバータ
とトランジスタ回路を除去する。これが従来のＣＭＯＳ
対応製品と比較して実質的により小さい面積と、実質的
により早い速度と、実質的により低電力消費を有する本
発明によるＣＭＯＳ／ＴＤダイナミック・ロジック回路
設計を結果としてもたらす。
【００２９】本発明は図示実施例を参照して説明した
が、この説明は限定的な意味で構成することを意図した
ものではない。本発明の他の実施例だけではなく、図示
実施例の種々の修正例と組み合わせも、当該技術に習熟
した人にとってはこの説明を参照すれば理解できるであ
ろう。従って、添付の請求の範囲はいずれのこのような
修正例または実施例をも包含することを意図している。
が、この説明は限定的な意味で構成することを意図した
ものではない。本発明の他の実施例だけではなく、図示
実施例の種々の修正例と組み合わせも、当該技術に習熟
した人にとってはこの説明を参照すれば理解できるであ
ろう。従って、添付の請求の範囲はいずれのこのような
修正例または実施例をも包含することを意図している。
【図１】従来技術のＣＭＯＳダイナミック・ロジック回
路の概略図。
路の概略図。
【図２】従来技術のＣＭＯＳダイナミック・ロジック回
路の概略図。
路の概略図。
【図３】本発明に従ったトンネル・ダイオードを伴うＣ
ＭＯＳダイナミック・ロジック回路の実施例を示す図。
ＭＯＳダイナミック・ロジック回路の実施例を示す図。
【図４】図３の回路の特性を示す図。
Claims (20)
- 【請求項１】 ダイナミック・ロジック回路と；前記ダ
イナミック・ロジック回路に接続され、前記ダイナミッ
ク・ロジック回路から生じる漏洩電流を補償するように
適用されたトンネル構造回路と；を具備するダイナミッ
ク・ロジック・デバイス。 - 【請求項２】 前記トンネル構造回路を含み、ＣＭＯＳ
プロセスで製造される請求項１に記載のデバイス。 - 【請求項３】 前記ダイナミック・ロジック回路が、ブ
ール条件を評価するように適用された請求項１に記載の
デバイス。 - 【請求項４】 前記トンネル構造回路が、共振トンネル
・ダイオードである請求項１に記載のデバイス。 - 【請求項５】 前記トンネル構造回路が、ブール条件が
評価されるノードで前記ダイナミック・ロジック回路に
接続されている請求項３に記載のデバイス。 - 【請求項６】 前記トンネル構造回路が、さらに所与の
電圧に前記ノードを保持するように適用され、前記電圧
が事前充電回路によって供給される請求項５に記載のデ
バイス。 - 【請求項７】 前記事前充電回路が、前記ノードに接続
されたトランジスタからなる請求項６に記載のデバイ
ス。 - 【請求項８】 ダイナミック・ロジック回路と；前記ダ
イナミック・ロジック回路に接続され、前記ダイナミッ
ク・ロジック回路から生じる漏洩電流を補償するように
適用されたトンネル構造回路と；を具備する信号処理操
作を実行する半導体デバイス。 - 【請求項９】 前記トンネル構造回路を含む前記デバイ
スが、ＣＭＯＳプロセスで製造される請求項８に記載の
デバイス。 - 【請求項１０】 前記ダイナミック・ロジック回路が、
特定ブール条件を評価するように適用された請求項８に
記載のデバイス。 - 【請求項１１】 前記トンネル構造回路が、共振トンネ
ル・ダイオードである請求項８に記載のデバイス。 - 【請求項１２】 前記トンネル構造回路が、ブール条件
が評価されるノードで前記ダイナミック・ロジック回路
に接続されている請求項１０に記載のデバイス。 - 【請求項１３】 前記トンネル構造回路が、さらに所与
の電圧に前記ノードを保持するように適用され、前記電
圧が事前充電回路によって供給される請求項１２に記載
のデバイス。 - 【請求項１４】 前記事前充電回路が、前記ノードに接
続されたトランジスタからなる請求項１３に記載のデバ
イス。 - 【請求項１５】 ダイナミック・ロジック回路を設ける
工程と；トンネル構造回路を設ける工程と；前記トンネ
ル構造回路を前記ダイナミック・ロジック回路に接続
し、さらに、前記ダイナミック・ロジック回路から生じ
る漏洩電流を補償するよう前記トンネル構造回路を適用
する工程と；を含むダイナミック・ロジック・デバイス
を製造する方法。 - 【請求項１６】 前記トンネル構造回路を含む前記ダイ
ナミック・ロジック回路を、ＣＭＯＳプロセスで製造す
る工程をさらに含む請求項１５に記載の方法。 - 【請求項１７】 前記ダイナミック・ロジック回路を設
ける工程が、特定するブール条件を評価するように前記
ダイナミック・ロジック回路を適用することを更に含
み、前記条件が、前記ダイナミック・ロジック回路と前
記トンネル構造回路が互いに接続されたノードにおいて
評価される請求項１５に記載の方法。 - 【請求項１８】 トンネル構造回路を設ける工程が、共
振トンネル・ダイオードを設ける工程をさらに含む請求
項１５に記載の方法。 - 【請求項１９】 事前充電回路を設ける工程をさらに含
み、前記トンネル構造回路が、さらに所与の電圧に前記
ノードを保持するように適用され、前記電圧が前記事前
充電回路によって供給される請求項１７に記載の方法。 - 【請求項２０】 前記事前充電回路を設ける工程が、前
記ノードに接続されたトランジスタを設ける工程をさら
に含む請求項１９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15429099P | 1999-09-16 | 1999-09-16 | |
| US60/154290 | 1999-09-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001148628A true JP2001148628A (ja) | 2001-05-29 |
Family
ID=22550766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321952A Pending JP2001148628A (ja) | 1999-09-16 | 2000-09-14 | 量子力学的トンネル構造を使用するｃｍｏｓダイナミック・ロジック回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6366134B1 (ja) |
| EP (1) | EP1085656A3 (ja) |
| JP (1) | JP2001148628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100911159B1 (ko) | 2007-08-30 | 2009-08-06 | 한국과학기술원 | 멀티플렉서 회로 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346831B1 (en) * | 1999-09-28 | 2002-02-12 | Intel Corporation | Noise tolerant wide-fanin domino circuits |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US6596617B1 (en) | 2000-06-22 | 2003-07-22 | Progressant Technologies, Inc. | CMOS compatible process for making a tunable negative differential resistance (NDR) device |
| US6754104B2 (en) | 2000-06-22 | 2004-06-22 | Progressant Technologies, Inc. | Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET |
| US6724655B2 (en) | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6479862B1 (en) | 2000-06-22 | 2002-11-12 | Progressant Technologies, Inc. | Charge trapping device and method for implementing a transistor having a negative differential resistance mode |
| US6518589B2 (en) | 2000-06-22 | 2003-02-11 | Progressant Technologies, Inc. | Dual mode FET & logic circuit having negative differential resistance mode |
| US6512274B1 (en) | 2000-06-22 | 2003-01-28 | Progressant Technologies, Inc. | CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
| US6956262B1 (en) | 2001-12-21 | 2005-10-18 | Synopsys Inc. | Charge trapping pull up element |
| US7453083B2 (en) | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6794902B2 (en) * | 2002-06-14 | 2004-09-21 | Sun Microsystems, Inc. | Virtual ground circuit |
| US6864104B2 (en) | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6795337B2 (en) | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
| US6912151B2 (en) | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6847562B2 (en) | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6980467B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6812084B2 (en) | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US6849483B2 (en) | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6979580B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6806117B2 (en) | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7012833B2 (en) | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US7088143B2 (en) * | 2003-05-22 | 2006-08-08 | The Regents Of The University Of Michigan | Dynamic circuits having improved noise tolerance and method for designing same |
| KR101911060B1 (ko) * | 2012-03-19 | 2018-10-23 | 삼성전자주식회사 | 푸터가 없는 ｎｐ 도미노 로직 회로와 이를 포함하는 장치들 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| US5903170A (en) * | 1997-06-03 | 1999-05-11 | The Regents Of The University Of Michigan | Digital logic design using negative differential resistance diodes and field-effect transistors |
-
2000
- 2000-08-28 US US09/649,392 patent/US6366134B1/en not_active Expired - Lifetime
- 2000-09-14 JP JP2000321952A patent/JP2001148628A/ja active Pending
- 2000-09-18 EP EP00308114A patent/EP1085656A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100911159B1 (ko) | 2007-08-30 | 2009-08-06 | 한국과학기술원 | 멀티플렉서 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1085656A3 (en) | 2006-11-22 |
| US6366134B1 (en) | 2002-04-02 |
| EP1085656A2 (en) | 2001-03-21 |
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