JP3175989B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP3175989B2 JP3175989B2 JP04002193A JP4002193A JP3175989B2 JP 3175989 B2 JP3175989 B2 JP 3175989B2 JP 04002193 A JP04002193 A JP 04002193A JP 4002193 A JP4002193 A JP 4002193A JP 3175989 B2 JP3175989 B2 JP 3175989B2
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Description
【０００１】
【産業上の利用分野】この発明は特に半導体集積回路内
で大電流供給を必要とする出力回路の制御に使用される
出力バッファ回路に関する。
で大電流供給を必要とする出力回路の制御に使用される
出力バッファ回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ ＬＳＩの出力バッファ
回路には、図６、図７に示すような回路構成が用いられ
ている。各図で、入力信号Ａが反転ゲートを介して入力
される。図６（ａ）は、ソースがＧＮＤ（接地電圧）に
接続され、ドレインが出力線Ｚに接続されたＮチャネル
ＭＯＳトランジスタＮ1 によるシンク・オープンドレイ
ン出力バッファ回路である。図６（ｂ）は、ソースがＶ
ＤＤ（電源電圧）に出力され、ドレインが出力線Ｚに接
続されたＰチャネルＭＯＳトランジスタＰ1 によるソー
ス・オープンドレイン出力バッファ回路である。図６
（ｃ）は、上記（ａ）及び（ｂ）の出力線Ｚを相互に接
続したＣＭＯＳインバータ構造すなわちインバータＩＶ
1 のトーテムポール出力バッファ回路である。
回路には、図６、図７に示すような回路構成が用いられ
ている。各図で、入力信号Ａが反転ゲートを介して入力
される。図６（ａ）は、ソースがＧＮＤ（接地電圧）に
接続され、ドレインが出力線Ｚに接続されたＮチャネル
ＭＯＳトランジスタＮ1 によるシンク・オープンドレイ
ン出力バッファ回路である。図６（ｂ）は、ソースがＶ
ＤＤ（電源電圧）に出力され、ドレインが出力線Ｚに接
続されたＰチャネルＭＯＳトランジスタＰ1 によるソー
ス・オープンドレイン出力バッファ回路である。図６
（ｃ）は、上記（ａ）及び（ｂ）の出力線Ｚを相互に接
続したＣＭＯＳインバータ構造すなわちインバータＩＶ
1 のトーテムポール出力バッファ回路である。
【０００３】図７（ａ），（ｂ），（ｃ）はそれぞれ上
記図６（ａ），（ｂ），（ｃ）に対応し、入力信号Ａが
反転ゲートを介して直接入力されるＮ1 ，Ｐ1 またはイ
ンバータＩＶ1 の出力と、入力信号がＡが遅延回路ＤＬ
を経て入力されるＮ2 ，Ｐ2またはインバータＩＶ2 の
出力が出力線Ｚを共通とするように接続されている。
記図６（ａ），（ｂ），（ｃ）に対応し、入力信号Ａが
反転ゲートを介して直接入力されるＮ1 ，Ｐ1 またはイ
ンバータＩＶ1 の出力と、入力信号がＡが遅延回路ＤＬ
を経て入力されるＮ2 ，Ｐ2またはインバータＩＶ2 の
出力が出力線Ｚを共通とするように接続されている。
【０００４】近年の半導体製造技術の進歩により素子の
微細化は、金属層などで形成される配線幅を細くし、Ｌ
ＳＩの高集積化、高密度化を可能にしている。しかしな
がら、配線幅を細くすることは配線の誘導性負荷すなわ
ちインダクタンスを増大させることにつながる。
微細化は、金属層などで形成される配線幅を細くし、Ｌ
ＳＩの高集積化、高密度化を可能にしている。しかしな
がら、配線幅を細くすることは配線の誘導性負荷すなわ
ちインダクタンスを増大させることにつながる。
【０００５】一方、出力バッファ回路が大電流供給を必
要とする場合、あるいは高速動作を必要とする場合、出
力用トランジスタのチャネル幅を大きくしてオン抵抗を
下げ、電流供給能力を高めることになる。
要とする場合、あるいは高速動作を必要とする場合、出
力用トランジスタのチャネル幅を大きくしてオン抵抗を
下げ、電流供給能力を高めることになる。
【０００６】上記に起因する従来技術の問題点を図８を
参照して説明する。図８（ａ）は前記図６（ａ）が構成
する出力バッファ回路の等価回路である。図中Ｒ1 はト
ランジスタＮ1 のオン抵抗、Ｒ2 は出力線Ｚの負荷抵
抗、Ｌ1 はＧＮＤ線の寄生インダクタンス、Ｌ2 は出力
線Ｚの寄生インダクタンス、Ｃは出力線Ｚの負荷容量を
表す。
参照して説明する。図８（ａ）は前記図６（ａ）が構成
する出力バッファ回路の等価回路である。図中Ｒ1 はト
ランジスタＮ1 のオン抵抗、Ｒ2 は出力線Ｚの負荷抵
抗、Ｌ1 はＧＮＤ線の寄生インダクタンス、Ｌ2 は出力
線Ｚの寄生インダクタンス、Ｃは出力線Ｚの負荷容量を
表す。
【０００７】スイッチＳ1 のオン／オフはＮ1 のオン／
オフに対応する。この等価回路は直列共振回路を構成し
ており、初期条件をＶ（ｔ）＝ＶＤＤとして回路方程式
を解くことにより、
オフに対応する。この等価回路は直列共振回路を構成し
ており、初期条件をＶ（ｔ）＝ＶＤＤとして回路方程式
を解くことにより、
【０００８】の条件下で図８（ｂ）に示されるような電
圧振動が生じる。図６（ｂ），（ｃ）の場合も同様の結
果が得られる。すなわち、出力バッファのオン抵抗が小
さくなるか、回路の寄生インダクタンスが大きくなる
か、あるいはその両方が起こると出力バッファ駆動時に
出力線Ｚ、ＶＤＤ／ＧＮＤ電源線にリンギング・ノイズ
が生じる。その結果、出力線Ｚを入力とする論理回路の
誤動作や、電源線を共有する他の回路の誤動作、また、
ラッチアップ現象を誘発するという問題がある。
圧振動が生じる。図６（ｂ），（ｃ）の場合も同様の結
果が得られる。すなわち、出力バッファのオン抵抗が小
さくなるか、回路の寄生インダクタンスが大きくなる
か、あるいはその両方が起こると出力バッファ駆動時に
出力線Ｚ、ＶＤＤ／ＧＮＤ電源線にリンギング・ノイズ
が生じる。その結果、出力線Ｚを入力とする論理回路の
誤動作や、電源線を共有する他の回路の誤動作、また、
ラッチアップ現象を誘発するという問題がある。
【０００９】また、図７の出力バッファ回路は負荷を２
段階に分けて駆動するので図６の回路に比べてリンギン
グ・ノイズは緩和されるが、出力線Ｚの出力状態遷移が
分割されるため、図６の回路に比べて信号の伝搬遅延時
間が大きくなり、高速動作が要求される回路としては不
適当である。
段階に分けて駆動するので図６の回路に比べてリンギン
グ・ノイズは緩和されるが、出力線Ｚの出力状態遷移が
分割されるため、図６の回路に比べて信号の伝搬遅延時
間が大きくなり、高速動作が要求される回路としては不
適当である。
【００１０】さらに、図７（ｃ）では遅延回路ＤＬの存
在により、ＩＶ1 の出力状態遷移時にトランジスタＰ1
−Ｎ2 あるいはＰ2 −Ｎ1 の組が同時にオン状態にな
り、電源のＶＤＤとＧＮＤの間に貫通電流が流れてしま
う。この貫通電流は電源電圧を変動させるため他の論理
回路の誤動作やラッチアップ現象を誘発する。
在により、ＩＶ1 の出力状態遷移時にトランジスタＰ1
−Ｎ2 あるいはＰ2 −Ｎ1 の組が同時にオン状態にな
り、電源のＶＤＤとＧＮＤの間に貫通電流が流れてしま
う。この貫通電流は電源電圧を変動させるため他の論理
回路の誤動作やラッチアップ現象を誘発する。
【００１１】
【発明が解決しようとする課題】このように、従来では
出力バッファ回路の電流供給能力を大きくすると寄生イ
ンダクタンスにより電源に誤動作の原因となるリンギン
グ・ノイズを発生してしまい、伝搬遅延時間を大きくし
てこれに対処するしかないという欠点がある。
出力バッファ回路の電流供給能力を大きくすると寄生イ
ンダクタンスにより電源に誤動作の原因となるリンギン
グ・ノイズを発生してしまい、伝搬遅延時間を大きくし
てこれに対処するしかないという欠点がある。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力バッファ回路の電
流供給能力と伝搬遅延時間を悪化させることなく、出力
状態遷移時のリンギング・ノイズおよび貫通電流に伴う
電源電圧変動に起因する誤動作等をなくす出力バッファ
回路を提供することにある。
されたものであり、その目的は、出力バッファ回路の電
流供給能力と伝搬遅延時間を悪化させることなく、出力
状態遷移時のリンギング・ノイズおよび貫通電流に伴う
電源電圧変動に起因する誤動作等をなくす出力バッファ
回路を提供することにある。
【００１３】この発明の出力バッファ回路は、ゲート入
力に応じて外部に出力電流を供給するＭＯＳトランジス
タと、入力電圧の第１の論理レベルに応じてオンとされ
る第１のスイッチトランジスタを介してオンすべき前記
ＭＯＳトランジスタのゲートに一定の電流を供給する定
電流回路と、前記入力電圧の第２の論理レベルに応じて
オンとされる第２のスイッチトランジスタを介してオフ
すべき前記ＭＯＳトランジスタのゲート電圧を、このＭ
ＯＳトランジスタのしきい値電圧より絶対値的に低い電
圧に設定する定電圧回路とを具備することを特徴とす
る。
力に応じて外部に出力電流を供給するＭＯＳトランジス
タと、入力電圧の第１の論理レベルに応じてオンとされ
る第１のスイッチトランジスタを介してオンすべき前記
ＭＯＳトランジスタのゲートに一定の電流を供給する定
電流回路と、前記入力電圧の第２の論理レベルに応じて
オンとされる第２のスイッチトランジスタを介してオフ
すべき前記ＭＯＳトランジスタのゲート電圧を、このＭ
ＯＳトランジスタのしきい値電圧より絶対値的に低い電
圧に設定する定電圧回路とを具備することを特徴とす
る。
【００１４】
【作用】この発明では、出力状態遷移時のリンギング・
ノイズを低減するために出力バッファのゲートを最適化
された定電流で駆動し、かつ、伝搬遅延時間を小さくす
るために出力バッファがオフのときのゲート電圧を出力
バッファ素子のしきい値電圧よりわずかに低いオフセッ
ト定電圧とする。
ノイズを低減するために出力バッファのゲートを最適化
された定電流で駆動し、かつ、伝搬遅延時間を小さくす
るために出力バッファがオフのときのゲート電圧を出力
バッファ素子のしきい値電圧よりわずかに低いオフセッ
ト定電圧とする。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１６】図１はこの発明に係る第１実施例の構成を
示す回路図であり、前記図６（ａ）に対応する。Ｉref
はスイッチトランジスタＰＯを介して出力バッファであ
るＮチャネルＭＯＳトランジスタＮ1 のゲートを駆動す
る定電流源、Ｂias はスイッチトランジスタＮＯを介し
て上記Ｎ1 のオフ時のゲート電圧を供給する定電圧源で
ある。
示す回路図であり、前記図６（ａ）に対応する。Ｉref
はスイッチトランジスタＰＯを介して出力バッファであ
るＮチャネルＭＯＳトランジスタＮ1 のゲートを駆動す
る定電流源、Ｂias はスイッチトランジスタＮＯを介し
て上記Ｎ1 のオフ時のゲート電圧を供給する定電圧源で
ある。
【００１７】この発明の骨子は次の２点である。 (i) 出力状態遷移時のリンギング・ノイズを低減するた
めに出力バッファのゲートを最適化された定電流で駆動
する。 (ii)伝搬遅延時間を小さくするために出力バッファがオ
フのときのゲート電圧を出力バッファ素子のしきい値電
圧よりわずかに低いオフセット定電圧とする。
めに出力バッファのゲートを最適化された定電流で駆動
する。 (ii)伝搬遅延時間を小さくするために出力バッファがオ
フのときのゲート電圧を出力バッファ素子のしきい値電
圧よりわずかに低いオフセット定電圧とする。
【００１８】上記事項(i) について図２（ａ），（ｂ）
を参照して説明する。前記従来例の図６（ａ）のように
出力バッファのゲートを通常のインバータで駆動する場
合、ＣＭＯＳインバータの入出力特性からゲート電圧Ｖ
g はステップ的に変化する。図８（ｂ）に示す出力電圧
振動は図６（ａ）の等価回路でスイッチＳ1 が瞬時に閉
じた場合、すなわち、Ｖg がステップ的に変化した場合
の回路方程式の解を図示したものである。
を参照して説明する。前記従来例の図６（ａ）のように
出力バッファのゲートを通常のインバータで駆動する場
合、ＣＭＯＳインバータの入出力特性からゲート電圧Ｖ
g はステップ的に変化する。図８（ｂ）に示す出力電圧
振動は図６（ａ）の等価回路でスイッチＳ1 が瞬時に閉
じた場合、すなわち、Ｖg がステップ的に変化した場合
の回路方程式の解を図示したものである。
【００１９】一方、出力バッファのゲートを定電流ｉｇ
で駆動する場合（ＭＯＳトランジスタを使用した出力バ
ッファでは、そのゲートはＭＯＳキャパシタで一定の容
量値Ｃｇを持つとみなしてよいから）、ｄＶ／Ｄｔ＝ｉ
ｇ／Ｃｇ＝一定の関係によりＶｇは傾斜的に変化する。
で駆動する場合（ＭＯＳトランジスタを使用した出力バ
ッファでは、そのゲートはＭＯＳキャパシタで一定の容
量値Ｃｇを持つとみなしてよいから）、ｄＶ／Ｄｔ＝ｉ
ｇ／Ｃｇ＝一定の関係によりＶｇは傾斜的に変化する。
【００２０】Ｖｇを（ステップ的変化から）傾斜的に変
化させるということは、出力バッファの電流供給能力を
（瞬時に最大能力まで引き上げるのではなく）徐々に最
大能力まで引き上げるということである。出力バッファ
の電流供給能力の増大とリンギング・ノイズは相反的な
関係にあるので、ｉｇを適当に選ぶことによりリンギン
グ・ノイズを許容範囲以内におさめることが可能であ
る。
化させるということは、出力バッファの電流供給能力を
（瞬時に最大能力まで引き上げるのではなく）徐々に最
大能力まで引き上げるということである。出力バッファ
の電流供給能力の増大とリンギング・ノイズは相反的な
関係にあるので、ｉｇを適当に選ぶことによりリンギン
グ・ノイズを許容範囲以内におさめることが可能であ
る。
【００２１】上記事項(ii)について図３（ａ），（ｂ）
を参照して説明する。上記(i) を採用した場合、Ｖｇを
０Ｖから立ち上げても出力バッファ素子のしきい値電圧
Ｖthを越えるまでは出力電圧には変化が現れない。すな
わち、このムダ時間は伝搬遅延時間のオフセットになっ
てしまう（図３（ａ））。
を参照して説明する。上記(i) を採用した場合、Ｖｇを
０Ｖから立ち上げても出力バッファ素子のしきい値電圧
Ｖthを越えるまでは出力電圧には変化が現れない。すな
わち、このムダ時間は伝搬遅延時間のオフセットになっ
てしまう（図３（ａ））。
【００２２】このオフセット時間を短縮するために、出
力バッファがオフしているときのＶｇをＶthよりわずか
に低いＶth−αに設定する。通常ＭＯＳトランジスタの
電流供給能力はしきい値電圧の近傍では指数関数的に変
化するので、αの値をさほど大きくとらなくても出力バ
ッファの電流供給能力を許容範囲以下に落とすことが可
能である（図３（ｂ））。
力バッファがオフしているときのＶｇをＶthよりわずか
に低いＶth−αに設定する。通常ＭＯＳトランジスタの
電流供給能力はしきい値電圧の近傍では指数関数的に変
化するので、αの値をさほど大きくとらなくても出力バ
ッファの電流供給能力を許容範囲以下に落とすことが可
能である（図３（ｂ））。
【００２３】従って、この発明を前記図６（ｃ）のよう
なトーテムポール出力バッファに適用しても電源のＶＤ
ＤとＧＮＤの間の貫通電流を許容範囲以下にすることが
可能である。上記実施例はシンク・オープンドレイン出
力バッファに本発明を適用した場合を示しているが、同
様に図４に示されるようにソース・オープンドレイン出
力バッファや図５に示されるようにトーテムポール出力
バッファに適用することが可能である。
なトーテムポール出力バッファに適用しても電源のＶＤ
ＤとＧＮＤの間の貫通電流を許容範囲以下にすることが
可能である。上記実施例はシンク・オープンドレイン出
力バッファに本発明を適用した場合を示しているが、同
様に図４に示されるようにソース・オープンドレイン出
力バッファや図５に示されるようにトーテムポール出力
バッファに適用することが可能である。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
電流供給能力と伝搬遅延時間の両方面で所望の構成がで
き、かつ出力状態遷移時のリンギング・ノイズ及び貫通
電流に伴う電源電圧変動に起因する誤動作を防止するこ
とができる出力バッファ回路が提供できる。
電流供給能力と伝搬遅延時間の両方面で所望の構成がで
き、かつ出力状態遷移時のリンギング・ノイズ及び貫通
電流に伴う電源電圧変動に起因する誤動作を防止するこ
とができる出力バッファ回路が提供できる。
【図１】この発明の第１の実施例による構成の回路図。
【図２】この発明の第１の骨子を従来と比較して説明す
る各部の電圧変化を示す特性曲線図。
る各部の電圧変化を示す特性曲線図。
【図３】この発明の第２の骨子を従来と比較して説明す
る各部の電圧変化を示す特性曲線図。
る各部の電圧変化を示す特性曲線図。
【図４】この発明の第２の実施例による構成の回路図。
【図５】この発明の第３の実施例による構成の回路図。
【図６】従来の出力バッファ回路の各構成を示す第１の
回路図。
回路図。
【図７】従来の出力バッファ回路の各構成を示す第２の
回路図。
回路図。
【図８】（ａ）は従来の出力バッファ回路の１例を示す
等価回路図、（ｂ）はリンギング・ノイズを説明するた
めの波形図。
等価回路図、（ｂ）はリンギング・ノイズを説明するた
めの波形図。
Ｎ1 ，ＮＯ…ＮチャネルＭＯＳトランジスタ、Ｐ1 ，Ｐ
Ｏ…ＰチャネルＭＯＳトランジスタ、、Ｉref …定電流
源、Ｂias …定電圧源、Ｚ…出力線。
Ｏ…ＰチャネルＭＯＳトランジスタ、、Ｉref …定電流
源、Ｂias …定電圧源、Ｚ…出力線。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00
Claims (1)
- 【請求項１】 ゲート入力に応じて外部に出力電流を供
給するＭＯＳトランジスタと、入力電圧の第１の論理レベルに応じてオンとされる第１
のスイッチトランジスタを介してオンすべき前記ＭＯＳ
トランジスタ のゲートに一定の電流を供給する定電流回
路と、前記入力電圧の第２の論理レベルに応じてオンとされる
第２のスイッチトランジスタを介してオフすべき前記Ｍ
ＯＳトランジスタのゲート電圧を、この ＭＯＳトランジ
スタのしきい値電圧より絶対値的に低い電圧に設定する
定電圧回路と を具備することを特徴とする出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04002193A JP3175989B2 (ja) | 1993-03-01 | 1993-03-01 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04002193A JP3175989B2 (ja) | 1993-03-01 | 1993-03-01 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252724A JPH06252724A (ja) | 1994-09-09 |
| JP3175989B2 true JP3175989B2 (ja) | 2001-06-11 |
Family
ID=12569255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04002193A Expired - Fee Related JP3175989B2 (ja) | 1993-03-01 | 1993-03-01 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175989B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411638B2 (en) | 2015-07-28 | 2019-09-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678983B1 (en) * | 1994-04-22 | 1998-08-26 | STMicroelectronics S.r.l. | Output buffer current slew rate control integrated circuit |
| US5818260A (en) * | 1996-04-24 | 1998-10-06 | National Semiconductor Corporation | Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay |
| JP4168668B2 (ja) | 2002-05-31 | 2008-10-22 | ソニー株式会社 | アナログバッファ回路、表示装置および携帯端末 |
| JP4664177B2 (ja) * | 2005-10-03 | 2011-04-06 | 新日本無線株式会社 | オープンドレイン出力回路 |
-
1993
- 1993-03-01 JP JP04002193A patent/JP3175989B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411638B2 (en) | 2015-07-28 | 2019-09-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252724A (ja) | 1994-09-09 |
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