JPH08162941A

JPH08162941A - 出力回路装置

Info

Publication number: JPH08162941A
Application number: JP6297177A
Authority: JP
Inventors: Yasunori Tanaka; 中康規田; Ikushige Ishibashi; 橋郁栄石
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 1996-06-21
Anticipated expiration: 2018-03-17
Also published as: US5801550A; JP3386602B2

Abstract

(57)【要約】【目的】パルス出力回路装置において、出力応答速度
を高く保持したままで、小さな回路面積で、パルス出力
に伴うオーバーシュートやアンダーシュートを効果的に
抑制する。【構成】パルス出力を行う出力バッファを構成するト
ランジスタ２、４と、出力バッファの出力線と高電位電
源の間に接続されるトランジスタ７と、出力バッファの
出力線と低電位電源の間に接続されるトランジスタ８
と、トランジスタ７にゲート信号を与える制御回路３９
と、トランジスタ８にゲート信号を与える制御回路４０
を備え、出力バッファからの信号がレベル遷移する場
合、制御回路３９、４０により遷移初期においてはトラ
ンジスタ７またはトランジスタ８をオンして急峻な遷移
を行わせると共に、遷移後期においては出力レベルと動
作点の関係からオンするトランジスタ７またはトランジ
スタ８により寄生容量の充放電電流を吸収することによ
り、オーバーシュートまたはアンダーシュートを防止し
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力回路装置に関し、
特に半導体出力回路装置に関する。

【０００２】

【従来の技術】

従来例１．図９は、従来例１のパルス出力回路装置の回
路図である。

【０００３】図において示すように、高電位電源ＶＤＤ
には、ＰチャンネルＭＯＳトランジスタ１、２のソース
が接続され、低電位電源ＧＮＤにはＮチャンネルＭＯＳ
トランジスタ３、４のソースが接続される。なお、トラ
ンジスタ１、３の各ドレインは互いに接続され、トラン
ジスタ１、３でコンプリメンタリ構造となっている。ま
た、トランジスタ２、４の各ドレインは互いに接続さ
れ、トランジスタ２、４でコンプリメンタリ構造となっ
ている。

【０００４】トランジスタ１、３のゲートには入力端子
４９が接続され、入力信号ＩＮが与えられている。一
方、トランジスタ２、４のゲートにはトランジスタ１、
３のドレインが接続される。そして、トランジスタ２、
４のドレインは出力端子５０に接続され、出力信号ＯＵ
Ｔが送出されている。

【０００５】なお、トランジスタ１、２のソースと高電
位電源ＶＤＤの間には寄生インダクタンス２０が存在
し、トランジスタ３、４のソースと低電位電源ＧＮＤの
間には、寄生インダクタンス２１が存在する。また、ト
ランジスタ２、４のドレインと出力端子５０の間には、
寄生インダクタンス２２が存在する。そして、出力端子
５０と低電位電源ＧＮＤの間には、寄生容量２７が存在
する。

【０００６】寄生インダクタンス２０、２１、２２は、
半導体回路のパッケージのリードやボンディングワイヤ
等に起因するものであり、寄生容量２７は出力端子５０
に接続されるピンの負荷容量に起因するものである。

【０００７】トランジスタ１、３は入力端子４９からの
入力信号ＩＮに対して入力バッファとして働き、トラン
ジスタ２、４は出力端子５０から出力信号ＯＵＴを送出
するための出力バッファとして作用する。

【０００８】以上述べたような構成において、次にその
動作を、図１０の波形図に基づいて説明する。

【０００９】今、入力信号ＩＮが図１０に示すように、
パルスとして、入力端子４９に入力されるものとする。
その結果、このパルスはトランジスタ１、３からなるコ
ンプリメンタリ回路で反転され、更に、トランジスタ
２、４からなるコンプリメンタリ回路で反転され、出力
端子５０から出力信号ＯＵＴとして送出される。

【００１０】以上のような動作において、寄生容量２７
は、トランジスタ２、４のスイッチング動作により充放
電される。このため、その過渡電流により、高電位電源
ＶＤＤ側、低電位電源ＧＮＤ側、出力端子５０側に存在
する寄生インダクタンス２０、２１、２２により逆起電
力を生じ、さらに寄生容量２７の存在により、共振作用
を行う。それにより、結局、出力端子５０から出力され
るパルスの波形は、図１０に示すように、パルスの立ち
上がり時にはオーバーシュートとリンギングを伴い、パ
ルスの立ち下がり時にはアンダーシュートとリンギング
を伴うものとなる。

【００１１】これらの、オーバーシュート、アンダーシ
ュート、リンギングは、パルスのハイレベルおよびロウ
レベルを変動させ、誤ったレベルを伝達する可能性があ
り、データ出力においては、データ誤りの原因になって
しまう。

【００１２】また、出力端子５０に接続される他の回路
チップにおいては、通常の動作範囲より高い電圧や低い
電圧の入力信号が与えられることになってしまうので、
ラッチアップの原因となる。

【００１３】なお、これらのオーバーシュート、アンダ
ーシュート、リンギング現象の出方は、電源電圧、出力
回路の寄生容量、配線の誘導性負荷、駆動素子のオン抵
抗等によって決まる。したがって、近年の半導体回路の
高集積化、高速化に伴う出力バッファの駆動力の増大、
配線の誘導性負荷の増大などによって、これらの現象は
ますます増える傾向にある。従来例２．図１１は、従来例２のパルス出力回路装置の
回路図であり、特に、オーバーシュートやアンダーシュ
ートを防止するものとして構成された例である。

【００１４】図において示すように、トランジスタ２の
ソースはＰチャンネルＭＯＳトランジスタ５を介して高
電位電源ＶＤＤに接続され、トランジスタ４のソースは
ＮチャンネルＭＯＳトランジスタ６を介して低電位電源
ＧＮＤに接続される。一方、トランジスタ１、３のドレ
イン、つまりトランジスタ２、４のゲートにはインバー
タ２８が接続され、インバータ２８の出力はトランジス
タ２、４のドレインに接続される。

【００１５】なお、この回路の高電位電源ＶＤＤ側には
寄生インダクタンス２０が、低電位電源ＧＮＤ側には寄
生インダクタンス２１が、出力端子５０側には寄生イン
ダクタンス２２がそれぞれ存在し、出力端子５０には寄
生容量２７が存在する。トランジスタ５はトランジスタ
２のソース側において抵抗の役割を果たし、トランジス
タ６はトランジスタ４のソース側において抵抗の役割を
果たすものである。インバータ２８は、出力端子５０の
最終出力電圧を低電位電源ＧＮＤレベルまたは高電位電
源ＶＤＤレベルにするための補償回路の役割を果たすも
のである。

【００１６】以上述べたような構成において、次にその
動作を、図１２の波形図に基づいて説明する。

【００１７】今、入力信号ＩＮが図１２に示すように、
パルスとして、入力端子４９に入力されるものとする。
その結果、このパルスはトランジスタ１、３からなるコ
ンプリメンタリ回路で反転され、更に、トランジスタ
２、４からなるコンプリメンタリ回路で反転され、出力
端子５０から出力信号ＯＵＴとして送出される。

【００１８】以上のような動作において、寄生容量２７
はトランジスタ２、４のスイッチング動作により充放電
される。トランジスタ５、６により電流制限がかかるの
で、発生するオーバーシュートはトランジスタ５のしき
い値電圧の分だけ抑制され、アンダーシュートもトラン
ジスタ６のしきい値電圧の分だけ抑制される。いわゆ
る、トランジスタ５、６はクランプ回路の作用をする。
ここで、トランジスタ５、６のしきい値電圧をＶｔｈと
すると、正、負の電源電圧は、高電位電源ＶＤＤよりし
きい値Ｖｔｈ分下がった電圧と等価となり且つ低電位電
源ＧＮＤよりしきい値Ｖｔｈ分上った電圧と等価とな
る。その結果、出力端子５０からの出力信号ＯＵＴの出
力特性は、オーバーシュートの電圧をしきい値Ｖｔｈ分
下げると共に、アンダーシュートの電圧をしきい値Ｖｔ
ｈ分上げたものとなる。

【００１９】以上のように、オーバーシュート、アンダ
ーシュートの出方を抑制することにより、従来問題とな
っていた回路の誤動作やラッチアップを防止することが
できる。

【００２０】なお、このような過渡的なオーバーシュー
ト、アンダーシュートやリンギングが抑制された後は、
インバータ２８の作用により、出力端子５０からの出力
信号ＯＵＴは最終的に、高電位電源ＶＤＤレベルあるい
は低電位電源ＧＮＤレベルに確定される。

【００２１】ところが、このような回路構成では、出力
端子５０に接続される負荷の駆動能力がトランジスタ
５、６の電流制限により抑制されてしまう。つまり、ハ
イレベル側はトランジスタ２、５の直列接続により電流
供給され、ロウレベル側はトランジスタ４、６の直列接
続による電流引き込みとなるので、図９の構成と同じ駆
動能力を確保しようとすると、約４倍のディメンジョン
（回路面積）を必要とする。

【００２２】これは、半導体回路においては、集積度の
向上において大きな障害となる。

【００２３】

【発明が解決しようとする課題】以上述べたように、従
来のパルス出力回路装置は、オーバーシュートやアンダ
ーシュートによる回路誤動作やラッチアップの危険性が
あり、これを防止するために、出力段のバッファに電流
制限用のトランジスタを直列接続していた。しかし、こ
のようにすると、電流供給能力が阻害される。そこで、
今度は、電流供給能力を増加しようとすると、出力段の
バッファに使用されるトランジスタの面積を大幅に増大
させる必要がでてくる。

【００２４】本発明の目的は、上記のような従来技術の
問題点を解消し、小さな回路面積で、パルス出力に伴う
オーバーシュートやアンダーシュートを効果的に抑制す
ることを可能とした出力回路装置を提供することにあ
る。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の出力回路装置は、パルス出力を行う出力バ
ッファと、ドレインが高電位電源に、ソースが前記出力
バッファの出力線にそれぞれ接続されるＮチャンネルＭ
ＯＳトランジスタと、ドレインが低電位電源に、ソース
が前記出力バッファの出力線にそれぞれ接続されるＰチ
ャンネルＭＯＳトランジスタと、前記出力バッファの状
態が変化してから一定の時間、前記ＮチャンネルＭＯＳ
トランジスタのゲートにハイレベルの信号を与えると共
に前記ＰチャンネルＭＯＳトランジスタのゲートにロウ
レベルの信号を与える制御手段と、を備えるものとして
構成される。

【００２６】

【作用】出力バッファからの信号がロウレベルからハイ
レベルに立ち上がる場合、立ち上がり初期においてはＮ
チャンネルＭＯＳトランジスタにより急峻な立ち上げパ
ルスとし、立ち上がり後期においてはＰチャンネルＭＯ
Ｓトランジスタにより寄生容量の充電電流を吸収するこ
とにより、オーバーシュートを防止する。また、出力バ
ッファからの信号がハイレベルからロウレベルに立ち下
がる場合、立ち下がり初期においてはＰチャンネルＭＯ
Ｓトランジスタにより急峻な立ち下がりパルスとし、立
ち下がり後期においてはＮチャンネルＭＯＳトランジス
タにより寄生容量の放電電流を吸収することにより、ア
ンダーシュートを防止している。

【００２７】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。実施例１．図１は、本発明の実施例１のパルス出力回路
装置の回路図である。

【００２８】図において示すように、トランジスタ２、
４のコンプリメンタリ接続による出力バッファからは、
出力ラインＯＵＴＰ及び出力端子５０を通じて出力信号
ＯＵＴが送出される。出力ラインＯＵＴＰには補助トラ
ンジスタとして、ＮチャンネルＭＯＳトランジスタ７と
ＰチャンネルＭＯＳトランジスタ８が接続される。トラ
ンジスタ７のドレインには高電位電源ＶＤＤが接続さ
れ、トランジスタ８のドレインには低電位電源ＧＮＤが
接続される。これらのトランジスタ７、８は高電位電源
ＶＤＤあるいは低電位電源ＧＮＤへのバイパスを構成す
る。また、トランジスタ７のゲートには制御回路３９か
らの出力信号が送出され、トランジスタ８のゲートには
制御回路４０からの出力信号が送出される。これらの制
御回路３９、４０はトランジスタ７、８の動作および動
作点を決定するゲート電位を制御する。制御回路３９、
４０には入力端子４９と出力ラインＯＵＴＰが接続さ
れ、入力信号ＩＮおよびトランジスタ２、４からの出力
信号が与えられる。そして、制御回路３９、４０は入力
信号ＩＮまたは出力ラインＯＵＴＰの信号のいずれか、
または両方によって、トランジスタ７、８のゲート電位
を制御する。制御回路３９、４０は入力信号ＩＮが変化
してから一定の時間、トランジスタ７のゲートにハイレ
ベルの信号を与えると共にトランジスタ８のゲートにロ
ウレベルの信号を与え、一定時間経過後には、それぞれ
をオフするようなゲート信号、つまりトランジスタ７の
ゲートにはロウレベル、トランジスタ８のゲートにはハ
イレベルの信号を与える機能を有する。

【００２９】以上述べたような構成において、次にその
動作を、図２の波形図にしたがって説明する。

【００３０】今、入力信号ＩＮがロウレベルの場合、ト
ランジスタ３がオフ、トランジスタ１がオンであり、入
力バッファはハイレベル出力となっている。その結果、
トランジスタ２がオフ、トランジスタ４がオンであり、
出力ラインＯＵＴＰ、出力端子５０もロウレベルであ
る。その結果、出力信号ＯＵＴはロウレベルである。こ
の時、制御回路３９からはトランジスタ７をオフするよ
うな信号が出力されており、制御回路４０からはトラン
ジスタ８をオフするような信号が出力されている。

【００３１】次に、入力信号ＩＮが低電位電源ＧＮＤレ
ベルから高電位電源ＶＤＤレベルに立ち上がる場合を考
える。

【００３２】入力信号ＩＮがハイレベルになると、トラ
ンジスタ２がオンとなり、トランジスタ４がオフとなる
ので、寄生容量２７に対する充電電流が流れ始める。そ
の結果、出力ラインＯＵＴＰの電位は徐々に上昇してゆ
く。入力信号ＩＮがハイレベルになると、同時に制御回
路３９からはトランジスタ７に対して、ハイレベルのゲ
ート信号が送出され、制御回路４０からはトランジスタ
８に対して、ロウレベルのゲート信号が与えられる。そ
の結果、トランジスタ７はオンしてドレイン、ソース間
に電流が流れる状態になるが、トランジスタ８は出力ラ
インＯＵＴＰの電圧がある値（動作点電圧）になるまで
は、ドレイン、ソース間には電流は流れない。つまり、
トランジスタ８は出力ラインＯＵＴＰの電位が真性素子
しきい値電圧を超えるまでは、ドレイン、ソース間に電
流が流れるような状態にはならない。その結果、寄生容
量２７はトランジスタ２と７の両方により充電されるの
で、この充電は急速に行われ、出力信号ＯＵＴは急峻に
立ち上がる。

【００３３】次に、出力ラインＯＵＴＰの電圧が上昇
し、トランジスタ７、８の動作点付近にくると、トラン
ジスタ８のドレイン、ソース間に電流が流れ始め、トラ
ンジスタ７の電流はバックゲートバイアス効果により急
速に抑制され始める。一方、トランジスタ２による寄生
容量２７への充電は引き続き行われるが、この充電電流
はトランジスタ８により吸収される。そして、出力ライ
ンＯＵＴＰの最終的な電圧は、トランジスタ２とトラン
ジスタ８のオン抵抗の比率により決まる値、つまり高電
位電源ＶＤＤよりも数１０ｍＶ低い値に落ち着こうとす
る。その結果、オーバーシュートは抑制される。

【００３４】しかし、この時点でトランジスタ２とトラ
ンジスタ８には貫通電流が流れていることになるので、
消費電力抑制の観点からも、出力信号ＯＵＴのレベルを
高電位電源ＶＤＤに確定させるという観点からも好まし
くない。したがって、入力信号ＩＮがロウレベルからハ
イレベルに立ち上がってから、一定の時間経過後、制御
回路３９、４０はトランジスタ７、８の両方をオフする
ようなゲート出力を行う。その結果、トランジスタ２か
らトランジスタ８への貫通電流は抑制され、出力信号Ｏ
ＵＴのレベルはトランジスタ２のオンによってのみ決定
されることになり、高電位電源ＶＤＤレベルに落ち着
く。

【００３５】次に、入力信号ＩＮが高電位電源ＶＤＤレ
ベルから低電位電源ＧＮＤレベルに立ち下がる場合を考
える。

【００３６】入力信号ＩＮがロウレベルになると、トラ
ンジスタ４がオンとなり、トランジスタ２がオフとなる
ので、寄生容量２７からの放電電流が流れ始める。その
結果、出力ラインＯＵＴＰの電位は徐々に下降してゆ
く。

【００３７】なお、入力信号ＩＮはロウレベルになる
と、同時に制御回路３９からはトランジスタ７に対し
て、ハイレベルのゲート信号が送出され、制御回路４０
からはトランジスタ８に対して、ロウレベルのゲート信
号が与えられる。その結果、トランジスタ８はオンして
ドレイン、ソース間に電流が流れる状態になるが、トラ
ンジスタ７は出力ラインＯＵＴＰの電圧がある値（動作
点電圧）になるまでは、ドレイン、ソース間には電流は
流れない。つまり、トランジスタ７は出力ラインＯＵＴ
Ｐの電位が真性素子しきい値電圧より下がるまでは、ド
レイン、ソース間に電流が流れるような状態にはならな
い。その結果、寄生容量２７はトランジスタ４と８の両
方により放電されるので、この放電は急速に行われ、出
力信号ＯＵＴは急峻に立ち下がる。

【００３８】次に、出力ラインＯＵＴＰの電圧が下降
し、トランジスタ７、８の動作点付近にくると、トラン
ジスタ７のドレイン、ソース間に電流が流れ始め、トラ
ンジスタ８の電流はバックゲートバイアス効果により急
速に抑制され始める。一方、トランジスタ４による寄生
容量２７の放電は引き続き行われるが、この放電電流は
トランジスタ７により吸収される。そして、出力ライン
ＯＵＴＰの最終的な電圧は、トランジスタ４とトランジ
スタ７のオン抵抗の比率により決まる値、つまり低電位
電源ＧＮＤよりも数１０ｍＶ高い値に落ち着こうとす
る。その結果、アンダーシュートは抑制される。しか
し、この時点でトランジスタ７とトランジスタ４には貫
通電流が流れていることになるので、消費電力抑制の観
点からも、出力信号ＯＵＴのレベルを低電位電源ＧＮＤ
に確定させるという観点からも好ましくない。したがっ
て、入力信号ＩＮがハイレベルからロウレベルに立ち下
がってから、一定の時間経過後、制御回路３９、４０は
トランジスタ７、８の両方をオフするようなゲート出力
を行う。その結果、トランジスタ７からトランジスタ４
への貫通電流は抑制され、出力信号ＯＵＴのレベルはト
ランジスタ４のオンによってのみ決定されることにな
り、低電位電源ＧＮＤレベルに落ち着く。

【００３９】図３は、図１の構成における、制御回路３
９、４０の構成の第１の例を示す回路図である。

【００４０】図において示すように、制御回路３９はエ
クスクルシブオア回路３５と遅延回路４１から構成さ
れ、入力信号ＩＮはエクスクルシブオア回路３５に直接
入力され、出力ラインＯＵＴＰは遅延回路４１に接続さ
れる。そして、遅延回路４１の出力はエクスクルシブオ
ア回路３５に送出される。

【００４１】一方、制御回路４０はエクスクルシブノア
回路３１と遅延回路４２から構成され、入力信号ＩＮは
エクスクルシブノア回路３１に直接入力され、出力ライ
ンＯＵＴＰは遅延回路４２に接続される。そして、遅延
回路４２の出力はエクスクルシブノア回路３１に送出さ
れる。

【００４２】そして、エクスクルシブオア回路３５の出
力が、制御回路３９の出力としてトランジスタ７のゲー
トに送出され、エクスクルシブノア回路３１の出力が、
制御回路４０の出力としてトランジスタ８のゲートに送
出される。

【００４３】以上述べたような構成において、次にその
動作を説明する。

【００４４】今、入力信号ＩＮがロウレベルからハイレ
ベルに立ち上がった場合、エクスクルシブオア回路３５
は入力信号ＩＮのレベル、つまりハイレベルをそのまま
制御回路３９の出力としてトランジスタ７のゲートに与
える。

【００４５】一方、エクスクルシブノア回路３１は入力
信号ＩＮのレベルを反転して、ロウレベルの信号を制御
回路４０の出力としてトランジスタ８のゲートに与え
る。

【００４６】その結果、トランジスタ７、８共に、オフ
のモードからオンのモードになる。

【００４７】そして、出力ラインＯＵＴＰに接続される
寄生容量２７はトランジスタ２、７により急速に充電さ
れることになる。

【００４８】一方、寄生容量２７の充電に伴い、出力ラ
インＯＵＴＰのレベルがトランジスタ７、８の動作点を
超えると、トランジスタ７がオフ状態になり、トランジ
スタ８はオン状態になって行くので、寄生容量２７の充
電電流はトランジスタ２だけからとなり、更に、トラン
ジスタ８により吸収される。その結果、オーバーシュー
トが抑制される。

【００４９】一方、出力ラインＯＵＴＰのレベルが一定
のレベルを超えると、一定の遅延時間の経過後に遅延回
路４１、４２からエクスクルシブオア回路３５、エクス
クルシブノア回路３１にハイレベル信号が与えられる。
その結果、エクスクルシブオア回路３５の出力はロウレ
ベルとなり、エクスクルシブノア回路３１の出力はハイ
レベルとなる。その結果、トランジスタ７、８はオフと
なり、出力ラインＯＵＴＰのレベルを、トランジスタ２
のオンのみによる高電位電源ＶＤＤに確定させる。

【００５０】次に、入力信号ＩＮがハイレベルからロウ
レベルに立ち下がった場合、エクスクルシブオア回路３
５は入力信号ＩＮのレベルを反転して、ハイレベルの信
号を制御回路３９の出力としてトランジスタ７のゲート
に与える。

【００５１】一方、エクスクルシブノア回路３１は入力
信号ＩＮのレベル、つまりロウレベルの信号を制御回路
４０の出力としてトランジスタ８のゲートに与える。

【００５２】その結果、トランジスタ７、８共に、オフ
のモードからオンのモードになる。

【００５３】そして、出力ラインＯＵＴＰに接続される
寄生容量２７はトランジスタ４、８により急速に放電さ
れることになる。

【００５４】一方、寄生容量２７の放電に伴い、出力ラ
インＯＵＴＰのレベルがトランジスタ７、８の動作点以
下になると、トランジスタ８がオフ状態になり、トラン
ジスタ７はオン状態になって行くので、寄生容量２７の
放電電流はトランジスタ４だけに流入することとなり、
更に、トランジスタ７により吸収される。その結果、ア
ンダーシュートが抑制される。

【００５５】一方、出力ラインＯＵＴＰのレベルが一定
のレベル以下になると、遅延回路４１、４２が動作し
て、一定の遅延時間経過後にエクスクルシブオア回路３
５、エクスクルシブノア回路３１にロウレベル信号が与
えられる。その結果、エクスクルシブオア回路３５の出
力はロウレベルとなり、エクスクルシブノア回路３１の
出力はハイレベルとなる。その結果、トランジスタ７、
８はオフとなり、出力ラインＯＵＴＰのレベルを、トラ
ンジスタ４のオンのみによる低電位電源ＧＮＤに確定さ
せる。

【００５６】図４は、図１の構成における、制御回路３
９、４０の構成の第２の例を示す回路図である。

【００５７】図において示すように、制御回路３９を構
成するエクスクルシブオア回路３５の出力線はＮチャン
ネルＭＯＳトランジスタ９により低電位電源ＧＮＤに接
続され、ハイレベルの出力レベルを抑制されている。

【００５８】一方、制御回路４０を構成するエクスクル
シブノア回路３１の出力線はＰチャンネルＭＯＳトラン
ジスタ１０により高電位電源ＶＤＤに接続され、ロウレ
ベルの出力レベルを抑制されている。

【００５９】したがって、制御回路３９の出力をゲート
入力されるトランジスタ７は、動作点が低めに制御さ
れ、制御回路４０の出力をゲート入力されるトランジス
タ８は動作点が高めに制御されることになる。

【００６０】以上述べたような構成において、次にその
動作を説明する。

【００６１】今、入力信号ＩＮがロウレベルからハイレ
ベルに立ち上がった場合、エクスクルシブオア回路３５
は入力信号ＩＮのレベル、つまりハイレベルになるが、
この電位はトランジスタ９の作用により、高電位電源Ｖ
ＤＤよりも低い値になる。この場合の電圧は、エクスク
ルシブオア回路３５のオン抵抗とトランジスタ９のオン
抵抗の比によって決定される。

【００６２】ちなみに、エクスクルシブオア回路３５を
構成するトランジスタのディメンジョンは小さく設定さ
れるものとする。

【００６３】以上のような構成により得られた電圧は、
制御回路３９の出力として、トランジスタ７のゲートに
与えられる。

【００６４】一方、エクスクルシブノア回路３１は入力
信号ＩＮのレベルを反転して、ロウレベルの信号を出力
するが、この電位はトランジスタ１０の作用により、低
電位電源ＧＮＤよりも高い値になる。この場合の電圧
は、エクスクルシブノア回路３１のオン抵抗とトランジ
スタ１０のオン抵抗の比によって決定される。

【００６５】ちなみに、エクスクルシブノア回路３１を
構成するトランジスタのディメンジョンは小さく設定さ
れるものとする。

【００６６】以上のような構成により得られた電圧は、
制御回路４０の出力として、トランジスタ８のゲートに
与えられる。

【００６７】その結果、トランジスタ７、８共に、オフ
のモードからオンのモードになるが、トランジスタ７の
動作点は低い電圧であり、トランジスタ８の動作点は高
い電圧となる。

【００６８】さて、オン動作したトランジスタ２、７に
より急速に充電される寄生容量２７も、出力ラインＯＵ
ＴＰのレベルが、トランジスタ９により低めに設定され
るトランジスタ７の動作点を超えると、トランジスタ７
がオフ状態になり、寄生容量２７はトランジスタ２のみ
によって充電されることになる。

【００６９】そして、寄生容量２７の充電に伴い、出力
ラインＯＵＴＰのレベルが更に上昇して、トランジスタ
１０により高めに設定されるトランジスタ８の動作点を
超えると、トランジスタ８はオン状態になって行くの
で、寄生容量２７の充電電流はトランジスタ８により吸
収され、ハイレベルの目標点もトランジスタ２、８の分
圧比によって決まる高電位電源ＶＤＤより低めのポイン
トとなる。その結果、ロウレベルからハイレベルに向か
ってのオーバーシュートが抑制される。

【００７０】一方、出力ラインＯＵＴＰのレベルが一定
のレベルを超えると、一定の遅延時間の経過後に遅延回
路４１、４２からエクスクルシブオア回路３５、エクス
クルシブノア回路３１にハイレベル信号が与えられる。
その結果、エクスクルシブオア回路３５の出力はロウレ
ベルとなり、エクスクルシブノア回路３１の出力はハイ
レベルとなる。そして、トランジスタ７、８はオフとな
り、出力ラインＯＵＴＰのレベルを、トランジスタ２の
オンのみによる高電位電源ＶＤＤに確定させることにな
る。

【００７１】一方、入力信号ＩＮがハイレベルからロウ
レベルに立ち下がった場合、エクスクルシブオア回路３
５は入力信号ＩＮの反対のレベル、つまりハイレベルに
なるが、この電位はトランジスタ９の作用により、高電
位電源ＶＤＤよりも低い値になる。

【００７２】以上のような構成により得られた電圧は、
制御回路３９の出力として、トランジスタ７のゲートに
与えられる。

【００７３】一方、エクスクルシブノア回路３１は入力
信号ＩＮのレベルをそのままロウレベルの信号として出
力するが、この電位はトランジスタ１０の作用により、
低電位電源ＧＮＤよりも高い値になる。

【００７４】以上のような構成により得られた電圧は、
制御回路４０の出力として、トランジスタ８のゲートに
与えられる。

【００７５】その結果、トランジスタ７、８共に、オフ
のモードからオンのモードになるが、この場合も、トラ
ンジスタ７の動作点は低い電圧であり、トランジスタ８
の動作点は高い電圧である。

【００７６】さて、オン動作したトランジスタ４、８に
より急速に放電される寄生容量２７も、出力ラインＯＵ
ＴＰのレベルが、トランジスタ１０により低めに設定さ
れるトランジスタ８の動作点を超えると、トランジスタ
８がオフ状態になり、寄生容量２７はトランジスタ４の
みによって放電されることになる。

【００７７】そして、寄生容量２７の放電に伴い、出力
ラインＯＵＴＰのレベルが更に下降して、トランジスタ
９により低めに設定されるトランジスタ７の動作点以下
になると、トランジスタ７はオン状態になって行くの
で、寄生容量２７の放電電流はトランジスタ７により吸
収され、ロウレベルの目標点もトランジスタ４、７の分
圧比によって決まる低電位電源ＧＮＤより高めのポイン
トとなる。その結果、ハイレベルからロウレベルに向か
ってのアンダーシュートが抑制される。

【００７８】一方、出力ラインＯＵＴＰのレベルが一定
のレベルを下回ると、一定の遅延時間の経過後に遅延回
路４１、４２からエクスクルシブオア回路３５、エクス
クルシブノア回路３１にロウレベル信号が与えられる。
その結果、エクスクルシブオア回路３５の出力はロウレ
ベルとなり、エクスクルシブノア回路３１の出力はハイ
レベルとなる。そして、トランジスタ７、８はオフとな
り、出力ラインＯＵＴＰのレベルを、トランジスタ４の
オンのみによる低電位電源ＧＮＤに確定させることにな
る。

【００７９】図５は、図１の構成における、制御回路３
９、４０の構成の第３の例を示す回路図である。

【００８０】図５の構成の、図４の構成と異なる点は、
トランジスタ９に対して、ＮチャンネルＭＯＳトランジ
スタ１１を直列に接続し、トランジスタ１０に対してＰ
チャンネルＭＯＳトランジスタ１２を直列に接続したこ
とである。

【００８１】図５のような構成によれば、エクスクルシ
ブオア回路３５の出力側に接続されるトランジスタ９、
１１の直列回路により、エクスクルシブオア回路３５の
ハイレベル出力の電圧が高めになるので、トランジスタ
７の動作点が、図４の構成と比較して高めとなり、エク
スクルシブノア回路３１の出力側に接続されるトランジ
スタ１０、１２の直列回路により、エクスクルシブノア
回路３１のロウレベル出力の電圧が低めになるので、ト
ランジスタ８の動作点が、図４の構成と比較して低めと
なる。

【００８２】その結果、入力信号ＩＮがロウレベルから
ハイレベルに変化する場合、トランジスタ７は、図４の
構成の場合よりも高いレベルでオンからオフに変化し、
トランジスタ８は、図４の構成の場合よりも低いレベル
でオフからオンに変化する。

【００８３】一方、入力信号ＩＮがハイレベルからロウ
レベルに変化する場合も、トランジスタ８は、図４の構
成の場合よりも低いレベルでオンからオフに変化し、ト
ランジスタ７は、図４の構成の場合よりも高いレベルで
オフからオンに変化する。

【００８４】図６は、図１の構成における、制御回路３
９、４０の構成の第４の例を示す回路図である。

【００８５】図６の構成の、図３の構成と異なる点は、
エクスクルシブオア回路３５の出力を抵抗２３、２４か
らなる分圧回路を介して、制御回路３９の出力としてト
ランジスタ７のゲートに与えると共に、エクスクルシブ
ノア回路３１の出力を抵抗２５、２６からなる分圧回路
を介して、制御回路４０の出力としてトランジスタ８の
ゲートに与えるようにしたことである。

【００８６】図６の構成によれば、抵抗２３、２４の分
圧比および抵抗２５、２６の分圧比を変えることによっ
て、トランジスタ７およびトランジスタ８の動作点を任
意に設定できる。

【００８７】その他の動作については、図４、図５の構
成の場合と略同じである。

【００８８】図７は、図３、図４、図５、図６で示した
遅延回路４１、４２の構成の一例を示すものである。こ
こでは、単純なインバータ２９、３０の直列回路を用い
た構成を例示したが、例えばもう少し長い遅延時間を得
たい場合などにも、遅延回路４１、４２の伝達時間は、
各々のインバータを構成するＰ−チャネルＭＯＳトラン
ジスタ、Ｎ−チャネルＭＯＳトランジスタのディメンシ
ョンを変えることや、インバータ個数を変えることによ
り、又、制御回路３９、４０と、共通の動作のもとに別
の回路構成をとることなどにより容易に調整することが
可能である。以上の様に本発明の実施例１によれば、パ
ルスの伝達特性を損なうことなく、かつ、回路面積の著
しい増加を伴うことなく、オーバーシュート、アンダー
シュート、リンギングを抑制出来る。また、メインバッ
ファの充放電回路とオーバーシュート・アンダーシュー
ト抑制回路は基本的に別個のものである為、その能力な
どは容易に設定の調整が可能となる。実施例２．図８は、本発明の実施例２のパルス出力回路
装置の回路図である。

【００８９】図において示すように、トランジスタ２、
４から構成される出力バッファは、出力ラインＯＵＴＰ
に信号を出力する。この出力信号は、ＰチャンネルＭＯ
Ｓトランジスタ１３とＮチャンネルＭＯＳトランジスタ
１４のコンプリメンタリ接続で構成されるインバータ
と、ＰチャンネルＭＯＳトランジスタ１５とＮチャンネ
ルＭＯＳトランジスタ１６のコンプリメンタリ接続で構
成されるインバータとの直列回路を介して、トランジス
タ７のゲートに与えられる。つまり制御回路はＯＵＴＰ
のみを入力としており、出力ＯＵＴＰの状態は直接接続
されるインバータの遅延時間を経て、トランジスタ７の
ゲートに与えられる。

【００９０】一方、出力ラインＯＵＴＰの信号は、Ｐチ
ャンネルＭＯＳトランジスタ１７とＮチャンネルＭＯＳ
トランジスタ１８のコンプリメンタリ接続で構成される
インバータと、ＰチャンネルＭＯＳトランジスタ１９と
ＮチャンネルＭＯＳトランジスタ５１のコンプリメンタ
リ接続で構成されるインバータとの直列回路を介して、
トランジスタ８のゲートに与えられる。つまり、出力ラ
インＯＵＴＰの状態は、直列接続されるインバータの遅
延時間を経て、トランジスタ８のゲートに伝達される。

【００９１】以上述べたような構成において、次にその
動作を説明する。

【００９２】今、入力信号ＩＮがロウレベルからハイレ
ベルに遷移すると、トランジスタ２はオンし、トランジ
スタ４はオフして、出力ラインＯＵＴＰはロウレベルか
らハイレベルに向かって変化する。この状態変化はトラ
ンジスタ２による寄生容量２７の充電を伴うので、レベ
ルは充電の状態に応じて変化する。

【００９３】この時、トランジスタ７のゲートはロウレ
ベルであり、トランジスタ８のゲートもロウレベルであ
るので、トランジスタ７はオフであり、トランジスタ８
がオン傾向にある。ただし、この時、出力ラインＯＵＴ
Ｐの電圧がトランジスタ８の動作点以下の場合、トラン
ジスタ８はオフである。

【００９４】そして、出力ラインＯＵＴＰの電圧がトラ
ンジスタ８の動作点を超えると、トランジスタ８がオン
して、トランジスタ２から寄生容量２７への充電電流
は、トランジスタ８により吸収される。そして、出力ラ
インＯＵＴＰの電圧は、トランジスタ２のオン抵抗とト
ランジスタ８のオン抵抗の比によって決まる、高電位電
源ＶＤＤよりも低い電圧に向かって変化する。その結
果、出力ラインＯＵＴＰのオーバーシュートが抑制され
る。

【００９５】なお、出力ラインＯＵＴＰの状態がハイレ
ベルに変化してから一定の時間が経過すると、トランジ
スタ７、８のゲートがハイレベルに変化する。

【００９６】その結果、トランジスタ８はオフとなり、
トランジスタ７はオン傾向となる。しかし、トランジス
タ７については、出力ラインＯＵＴＰの電圧がトランジ
スタ７の動作点電圧を超えているので、オフ状態であ
る。

【００９７】その結果、出力ラインＯＵＴＰの電圧は高
電位電源ＶＤＤのレベルに確定することになる。

【００９８】一方、入力信号ＩＮがハイレベルからロウ
レベルに遷移すると、トランジスタ４はオンし、トラン
ジスタ２はオフして、出力ラインＯＵＴＰはハイレベル
からロウレベルに向かって変化する。この状態変化はト
ランジスタ４による寄生容量２７の放電を伴うので、レ
ベルは放電の状態に応じて変化する。

【００９９】この時、トランジスタ７のゲートはハイレ
ベルであり、トランジスタ８のゲートもハイレベルであ
るので、トランジスタ８はオフであり、トランジスタ７
がオン傾向にある。ただし、この時、出力ラインＯＵＴ
Ｐの電圧がトランジスタ７の動作点以上の場合、トラン
ジスタ７はオフである。

【０１００】そして、出力ラインＯＵＴＰの電圧がトラ
ンジスタ７の動作点以下になると、トランジスタ７がオ
ンして、トランジスタ４に対する寄生容量２７の放電電
流は、トランジスタ７により吸収される。そして、出力
ラインＯＵＴＰの電圧は、トランジスタ４のオン抵抗と
トランジスタ７のオン抵抗の比によって決まる、低電位
電源ＧＮＤよりも高い電圧に向かって変化する。その結
果、出力ラインＯＵＴＰのアンダーシュートが抑制され
る。

【０１０１】なお、出力ラインＯＵＴＰの状態がロウレ
ベルに変化してから一定の時間が経過すると、トランジ
スタ７、８のゲートがロウレベルに変化する。

【０１０２】その結果、トランジスタ７はオフとなり、
トランジスタ８はオン傾向となる。しかし、トランジス
タ８については、出力ラインＯＵＴＰの電圧がトランジ
スタ８の動作点電圧以下であるので、オフ状態である。

【０１０３】その結果、出力ラインＯＵＴＰの電圧は低
電位電源ＧＮＤのレベルに確定することになる。以上の
様に本発明の実施例２によれば、パルスの伝達特性を損
なうことなく、かつ、回路面積の著しい増加などを伴う
ことなく、オーバーシュート、アンダーシュートを抑制
出来る。また、メインバッファの充放電回路とオーバー
シュート・アンダーシュートを抑制する回路は基本的に
別個のものである為、その能力などは容易に設定の調整
が可能となる。

【０１０４】

【発明の効果】出力バッファに接続される補助トランジ
スタを制御することにより、パルスの立ち上がりおよび
立ち下がりを急峻にすることを可能にすると共に、オー
バーシュートやアンダーシュートを高電位電源や低電位
電源を超えないように制御できるので、出力バッファの
ディメンジョンを大きくすることなく、また回路全体の
応答速度を遅くすることなく、オーバーシュートやアン
ダーシュートを抑制でき、回路の誤動作やラッチアップ
を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施例１のパルス出力回路装置の回路
図である。

【図２】図１の構成の動作を説明するための波形図であ
る。

【図３】図１の構成の制御回路の第１の例の回路図であ
る。

【図４】図１の構成の制御回路の第２の例の回路図であ
る。

【図５】図１の構成の制御回路の第３の例の回路図であ
る。

【図６】図１の構成の制御回路の第４の例の回路図であ
る。

【図７】図３、図４、図５、図６の構成の遅延回路の構
成例の回路図である。

【図８】本発明の実施例２のパルス出力回路装置の回路
図である。

【図９】従来例１のパルス出力回路装置の回路図であ
る。

【図１０】図９の構成の動作を説明するための波形図で
ある。

【図１１】従来例２のパルス出力回路装置の回路図であ
る。

【図１２】図１１の構成の動作を説明するための波形図
である。

【符号の説明】

１〜１９、５１トランジスタ２０、２１、２２寄生インダクタンス２３、２４、２５、２６抵抗２８、２９、３０インバータ３１エクスクルシブノア回路３５エクスクルシブオア回路３９、４０制御回路４１、４２遅延回路４９入力端子５０出力端子

Claims

【特許請求の範囲】

【請求項１】パルス出力を行う出力バッファと、ドレインが高電位電源に、ソースが前記出力バッファの
出力線にそれぞれ接続されるＮチャンネルＭＯＳトラン
ジスタと、ドレインが低電位電源に、ソースが前記出力バッファの
出力線にそれぞれ接続されるＰチャンネルＭＯＳトラン
ジスタと、前記出力バッファの状態が変化してから一定の時間、前
記ＮチャンネルＭＯＳトランジスタのゲートにハイレベ
ルの信号を与えると共に前記ＰチャンネルＭＯＳトラン
ジスタのゲートにロウレベルの信号を与える制御手段
と、を備えることを特徴とする出力回路装置。
【請求項２】前記制御手段は、ＮチャンネルＭＯＳトラ
ンジスタに与えるハイレベルの信号のレベルを制御する
第１制御回路と、ＰチャンネルＭＯＳトランジスタに与えるロウレベルの
信号のレベルを制御する第２制御回路を含む、請求項１
の出力回路装置。
【請求項３】パルス出力を行う出力バッファと、ドレインが高電位電源に、ソースが前記出力バッファの
出力線にそれぞれ接続されるＮチャンネルＭＯＳトラン
ジスタと、ドレインが低電位電源に、ソースが前記出力バッファの
出力線にそれぞれ接続されるＰチャンネルＭＯＳトラン
ジスタと、前記出力バッファの出力信号を一定の遅延時間をもって
ＮチャンネルＭＯＳトランジスタのゲートおよびＰチャ
ンネルＭＯＳトランジスタのゲートに与える遅延回路手
段と、を備えることを特徴とするパルス出力回路装置。