JP3238829B2 - 半導体論理回路 - Google Patents
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Description
いた半導体集積回路装置に関し、特に、CMOS構成の
出力部を有する半導体論理回路及び半導体集積回路装置
に関する。
て、LSIの主要構成要素の一つである半導体集積回路
には、より大きな駆動能力と高速性が求められるように
なっている。この要求を満たすため、低消費電力であっ
て、かつ、高い駆動能力と高速性を維持し得る回路構成
が考案され、実現されている。
論理回路の一例を示す図である。この例は、入力信号V
inと同相の信号Vout を出力するバッファ回路であり、
バッファ回路は、偶数のインバータ段、例えば、図示の
例では2段のCMOSインバータゲートを備える。
タゲート30で反転し、その反転出力(便宜上
「Vinx 」で表す。)で出力段のCMOSインバータゲ
ート32を駆動する。
は、高電位側電源VCCと低電位側電源VSSとの間に、p
チャネルトランジスタ(以下「pMOS」と略す。)3
2a及びnチャネルMOSトランジスタ(以下「nMO
S」と略す。)32bを直列に接続して構成する。
aをオンにして負荷容量(配線の寄生容量や次段のゲー
ト容量等)CL を充電(iaは充電電流を表す。)し、
Vin x がHレベルのときは、nMOS32bをオンにし
て負荷容量CL を放電(ibは放電電流を表す。)す
る。
は、出力段のCMOSインバータ間のpMOS32a及
びnMOS32bのサイズを大きくすればよい。このよ
うにすれば、駆動電流であるiaやibが大電流化し、
大きな負荷容量CL を支障なく充放電できると共に、そ
の充電スピードの高速化を図ることができる。
来の論理回路における高速化では、単に、出力段のトラ
ンジスタサイズを拡大するだけであったため、駆動能力
と高速性の改善効果はあるものの、省電力性の点で不十
分であり、改善すべき技術課題があった。
力信号の電位がHレベルやLレベルで一定している限
り、pMOSまたはnMOSの何れか一方しかオンしな
いため、負荷容量CL の充放電のみに電力が費やされ極
めて低電力であるとされる。しかし、入力信号の論理レ
ベルの過渡期において、入力信号の電位がほぼVCC/2
レベル付近(但し、VSS=0〔V 〕とする。)にあると
きは、pMOSとnMOSが共にオンとなって、VCC→
VSS間にいわゆる貫通電流(図6における電流ic)が
流れるので、単にpMOSとnMOSのサイズを拡大し
ただけでは、そのトランジスタサイズの拡大分に対応し
て貫通電流icも増えるから、結局、電力消費の増大を
阻止できないという欠点がある。
力信号の論理状態により出力段のpMOS又はnMOS
のいずれか一方のみを駆動して貫通電流が流れないよう
に回路を構成することが考えられる。しかし、近年の集
積回路の大規模化により負荷に供給すべき電流が増え、
出力電圧が即時には安定レベルに達しない過渡的電位を
有する時間が増えきているため、出力電位を誤検出する
虞がある。
の回路素子中において、最も高い入力スレッショホール
ドと最も低い入力スレッショホールドとの間にばらつき
が生ずることが多い。このとき、入力電圧が予想を越え
てゆっくりした変化を示す場合、各論理回路が反応する
入力スレッショホールドレベルが異なるため、ときとし
て発振が生ずる。これは、出力信号の論理状態を検出し
て出力信号を制御するという閉ループを形成しているが
故に起こる問題である。
大きな駆動能力と高速性を有し、且つ、入力信号の状態
によらず安定した動作を行う半導体論理回路を提供する
ことを目的とする。
めに、本発明は、図1及び図2に示すように、入力信号
に対し、電源電圧の半分より低い第1の入力閾値を有す
る低閾値論理回路と、前記入力信号に対し、前記電源電
圧の半分より高い第2の入力閾値を有する高閾値論理回
路と、出力端子に接続され、前記低閾値論理回路の出力
に応答してプルアップ動作を開始する第1のプルアップ
トランジスタと、前記第1のプルアップトランジスタと
並列接続され、当該第1のプルアップトランジスタより
オン抵抗の大きな第2のプルアップトランジスタと、前
記出力端子に接続され、前記高閾値論理回路の出力に応
答してプルダウン動作を開始する第1のプルダウントラ
ンジスタと、前記第1のプルダウントランジスタと並列
接続され、当該第1のプルダウントランジスタよりオン
抵抗の大きな第2のプルダウントランジスタと、前記出
力端子における電位の立ち上がりに応答して、前記第1
のプルアップトランジスタをオフ、前記第2のプルアッ
プトランジスタをオンとし、前記出力端子における電位
の立下りに応答して前記第1のプルダウントランジスタ
をオフ、前記第2のプルダウントランジスタをオンする
ように制御する制御回路と、を備える。
記載の発明は、請求項1に記載の半導体論理回路におい
て、前記出力端子の立ち上がりに応答して、前記低閾値
論理回路と前記第1のプルアップトランジスタとの接続
を遮断する第1の遮断制御手段と、前記出力端子の立下
りに応答して、前記高閾値論理回路と前記第1のプルダ
ウントランジスタとの接続を遮断する第2の遮断制御手
段と、を更に備える。
記載の発明は、請求項1に記載の半導体論理回路におい
て、前記低閾値論理回路の出力又は前記高閾値論理回路
の出力のいずれか一方に応答して、前記入力信号の電位
が前記第1の入力閾値より低いか又は前記第2の入力閾
値より高いかのいずれか一方であるとき、前記出力端子
を前記制御回路に選択的に接続するループ切断手段を更
に備える。
記載の発明は、請求項3に記載の半導体論理回路におい
て、前記ループ切断手段と前記制御回路との間にラッチ
回路を更に備える。
記載の発明は、請求項1に記載の半導体論理回路におい
て、前記低閾値論理回路及び前記高閾値論理回路は、夫
々PMOSトランジスタ及びNMOSトランジスタより
なるCMOS回路により構成されていると共に、前記低
閾値論理回路においては、NMOSトランジスタのゲー
ト面積がPMOSトランジスタのゲート面積より大きく
されており、前記高閾値論理回路においては、PMOS
トランジスタのゲート面積がNMOSトランジスタのゲ
ート面積より大きくされている。
に対し、電源電圧の半分より低い第1の入力閾値を有し
ている。 また、高閾値論理回路は、入力信号に対し、電
源電圧の半分より高い第2の入力閾値を有している。
は、出力端子に接続され、低閾値論理回路の出力に応答
してプルアップ動作を開始する。 更に、第2のプルアッ
プトランジスタは、第1のプルアップトランジスタと並
列接続され、当該第1のプルアップトランジスタよりオ
ン抵抗が大きくされている。
出力端子に接続され、高閾値論理回路の出力に応答して
プルダウン動作を開始する。 更に、第2のプルダウント
ランジスタは、第1のプルダウントランジスタと並列接
続され、当該第1のプルダウントランジスタよりオン抵
抗が大きくされている。
おける電位の立ち上がりに応答して、第1のプルアップ
トランジスタをオフ、第2のプルアップトランジスタを
オンとし、出力端子における電位の立下りに応答して第
1のプルダウントランジスタをオフ、第2のプルダウン
トランジスタをオンするように制御する。
定してこれらを検出するように構成したので、不安定な
論理状態の入力信号では回路動作状態の変化を禁止する
ことができ、安定した回路動作を行う半導体論理回路を
構成することができる。 また、低閾値論理回路の出力に
応答してプルアップ動作を開始する第1のプルアップト
ランジスタと、高閾値論理回路の出力に応答してプルダ
ウン動作を開始する第1のプルダウントランジスタと、
を備えるので、入力信号の電位が電源電位の半分のレベ
ル付近(すなわち、入力信号の電位が第1の入力閾値か
ら第2の入力閾値の範囲)にあるとき第1のプルアップ
トランジスタと第1のプルダウントランジスタとは共に
動作しないため、貫通電流を全体として減少させること
ができる。
が、先ずオン抵抗の小さい第1のプルアップトランジス
タと第1のプルダウントランジスタとから実行されるの
で、出力端子の電位を高速に遷移させることができる。
更にまた、出力端子における電位の立ち上がりに応答し
て、第1のプルアップトランジスタをオフ、第2のプル
アップトランジスタをオンとし、出力端子における電位
の立下りに応答して第1のプルダウントランジスタをオ
フ、第2のプルダウントランジスタをオンするように制
御するので、出力端子の電位の遷移時に、オン抵抗の小
さい第1のプルアップトランジスタと第1のプルダウン
トランジスタとが共にオン状態となることがなくなるこ
とで、貫通電流を更に低減することができる。
を参照して説明する。 (i)第1実施例 図2に本発明の第1実施例の論理回路の回路構成を示
す。図2に示す回路を図1と対比させて説明すると、第
1実施例の論理回路は、低レベル論理回路を構成するト
ランジスタQ1 及びQ2 と、第1の制御手段を構成する
トランジスタQ3〜Q6 と、第1のスイッチ手段である
トランジスタQ7 と、第3のスイッチ手段であるトラン
ジスタQ8 と、によりプルアップ動作、高電位側電源の
供給を行う。また、高レベル論理回路を構成するトラン
ジスタQ11及びQ12と、第2の制御手段を構成するトラ
ンジスタQ13〜Q16と、第2のスイッチ手段であるトラ
ンジスタQ17と、第4のスイッチ手段であるトランジス
タQ18と、とによりプルダウン動作、低電位側電源の供
給を行う。さらに、当該論理回路はループ切断手段であ
るトランジスタQ9 及びQ19と、検出手段であるインバ
ータゲート15及び16を備えて構成される。以下の説
明では高電位側電源をVCCとし、低電位側電源をGND
レベルとする。
参照して説明する。第1実施例の論理回路はインバータ
回路を構成するものである。入力信号Vinは、接続され
る負荷が重くなければ、立ち上がり時間、立ち下がり時
間は短く、入力信号Vinの有する過渡的な電位により、
他の論理回路が誤動作することはない。しかし、一の出
力端子に接続される入力数、いわゆるファンアウトが多
い場合、供給すべき電流量が多くなり、図3に示すVin
のように立ち上がり、立ち下がり時に過渡的電位を有す
る時間が多くなる。本実施例の論理回路は、この入力信
号Vinの過渡的な状態で内部回路の動作を禁止する。
は、本来の論理回路(インバータゲート)として働く。
ここで、CMOS等の半導体集積回路では、基板に集積
する場合にゲートの接する面積を大きくすると、電流容
量が大きい(「サイズの大きい」という。)CMOSを
生成できる。電流容量の等しい、つまりサイズの同じp
MOS及びnMOSを高電位側電源VCCと低電位側電源
VSSの間に直列接続すると、入力電圧のスレッショホー
ルドはその中間電位((VCC−VSS/2=VCC/2)と
なる。しかし、電流容量の少ない、つまりサイズの小さ
いCMOSとサイズの大きいCMOSを組み合わせる
と、入力電圧のスレッショホールドがサイズの大きいC
MOS側に偏位する。則ち、論理回路を形成するトラン
ジスタのゲート面積等を調整することで、論理回路のス
レッショホールドを任意に設定できる。
は、トランジスタQ2 のサイズの方が大きくなるよう構
成してある。また、トランジスタQ1 とトランジスタQ
2 とでは、トランジスタQ2 のサイズの方が大きくなる
よう構成してある。このため、トランジスタQ1 及びQ
2 からなるインバータは、中間電位より低いスレッショ
ホールドVthL を有し、トランジスタQ11及びQ12から
なるインバータは、中間電位より高いスレッショホール
ドVthH を有することとなる。
あるHレベルが出力信号Vout となっている。入力信号
VinがLレベルである場合、この反転信号が供給される
トランジスタQ9 はオン状態、トランジスタQ19はオフ
状態となる。制御信号たるは、ラッチ回路を形成する
インバータ15及び16の働きにより、出力信号Vou t
の反転論理、Lレベルとなっている。制御信号は第1
の制御手段8と第2の制御手段の動作を有効・無効にす
る働きをする。制御信号がLレベルのときは、トラン
ジスタQ15がオン状態となるため、第2の制御手段9が
動作可能となっている。第1の制御手段8はトランジス
タQ5 がオフ状態であるため、休止状態となる一方、ト
ランジスタQ6 がオン状態となってトランジスタQ7 の
ゲート電極をプルアップしている。また、トランジスタ
Q8 がオン状態となるため、出力信号Vout は高電位側
電源VCCにプルアップされた状態となっている。入力信号VinがLレベル→Hレベル いま、図3に示すように、入力信号VinがLレベルから
Hレベルにゆっくりと変化する場合を考える。最初、ト
ランジスタQ1 及びQ2 のインバータゲートのスレッシ
ョホールドVthL までは、回路の動作状態は変化しな
い。
Q2 のスレッショホールドVthL を越えると、インバー
タ動作によりこのインバータの出力()論理が反転し
Lレベルとなる。トランジスタQ9 はこの出力によりオ
フ状態とされ、出力端子2からインバータ15及び16
を介して第1及び第2の制御手段に帰還するループが遮
断される。則ち、ラッチ回路として働くインバータ15
及び16により、Vth L に達した時点の制御状態が維持
され、次にトランジスタQ9 及びQ19がオンされループ
がクローズされるまで変化しない。
ジスタQ11及びQ12のインバータゲートのスレッショホ
ールドVthH を越える。このインバータの出力が反転し
てLレベルとなる。トランジスタQ19はこのインバータ
ゲートの出力によりオン状態とされ、出力信号Vout が
ラッチ回路15及び16に入力され、出力信号Voutの
レベルが監視される。一方、第2の制御手段9は動作状
態にあるので、制御線がHレベルとなり、トランジス
タQ17のゲート端子に対してトランジスタQ15→Q13経
由で電流が供給される。そのため、出力端子2に接続さ
れていた外部の負荷からトランジスタQ17経由で電荷の
放電が始まる。トランジスタQ7 及びQ 17は電流容量が
大きいので、大電流の充放電に適する。この放電は、負
荷に蓄積された電荷量が大きい場合トランジスタQ17の
オン抵抗による時定数要素が働き、放電完了までに時間
がかかる。
し、所定の電位、例えばVCC−VSS(=VCC/2)間の
中間電位を越えると、この出力信号Vout のレベルを監
視していたインバータ15及び16からなるラッチ回路
のスレッショホールド電位(例えば、(VCC−VSS)/
2=VCC/2付近)を越えるので、制御信号の論理が
反転する。制御信号の論理が反転すると、第1の制御
手段8の動作状態と第2の制御手段9の動作状態が変化
する。つまり、制御信号がHレベルになったのを受け
て、トランジスタQ6 のプルアップ動作が停止し、トラ
ンジスタQ16のプルダウン動作が始まる。また、トラン
ジスタQ5 がオン状態となるので第1の制御手段8の動
作が始まる。トランジスタQ15がオフ状態となるので、
第2の制御手段9の動作が停止する。トランジスタQ17
はトランジスタQ16のプルダウン動作により完全に放電
動作を停止する。トランジスタQ18はオン状態となるの
で、出力端子をプルダウンし、出力信号Vout をLレベ
ルで安定させる。一方、第1の制御回路8はトランジス
タQ1 及びQ2 よりなるインバータ出力の論理を反転
し、Hレベルを出力する。トランジスタQ7 及びQ8 は
オフ状態である。入力信号VinがHレベル→Lレベル さらに、入力信号VinがHレベルからLレベルにゆっく
り変化する場合の動作を説明する。
ジスタQ11及びQ12からなるインバータのスレッショホ
ールドVthH に達する。このインバータは入力信号Vin
を反転し、出力論理をHレベルとする。この出力を受け
てループ切断手段たるトランジスタQ19がオフ状態とな
り、インバータ15及び16からなるラッチ回路は次に
トランジスタQ9 又はQ19のいずれかが導通するまで、
VthH 時点の制御信号の状態を維持する。
ジスタQ1 及びQ2 からなるインバータのスレッショホ
ールドVthL に達する。このインバータは出力をHレベ
ルとする。これを受けてトランジスタQ9 が導通状態と
なり、インバータ15及び16からなるラッチ回路は出
力信号Vout のレベルを監視する。また、第1の制御手
段8は動作状態であるため、制御線にはトランジスタ
Q1 及びQ2 からなるインバータの出力が反転され、ト
ランジスタQ4 →トランジスタQ5 経由でトランジスタ
Q7 のゲート端子がLレベルとなり、トランジスタQ7
がオン状態となる。大容量のトランジスタQ7 は、出力
端子より外部の負荷に電流を供給する。
荷の蓄積と共にLレベルから上昇を始め、所定の電位、
例えば、VCC−VSS(=VCC/2)間の中間電位を越え
ると、出力信号Vout のレベルを監視していたインバー
タ15及び16からなるラッチ回路のスレッショホール
ド電位(例えば、(VCC−VSS)/2付近)を越えるの
で、制御信号の論理が再び反転する。制御信号の論
理が反転しLレベルとなると、トランジスタQ16のプル
ダウン動作が停止し、トランジスタQ6 のプルダウン動
作が始まる。また、トランジスタQ15がオン状態となり
第2の制御手段9の動作が始まり、トランジスタQ5 が
オフ状態となり第1の制御手段8の動作が停止する。ト
ランジスタQ7 はトランジスタQ6 のプルアップ動作に
より完全にオフ状態となる。トランジスタQ8 はオン状
態となるので出力端子2をプルアップし、出力信号V
out をHレベルで安定させる。第2の制御回路9はトラ
ンジスタQ11及びQ12よりなるインバータ出力の論理を
反転し、Lレベルの出力となる。トランジスタQ17及び
Q18はオフ状態となる。
によれば、入力信号Vinに対して異なるスレッショホー
ルド電圧を設定することにより、両スレッショホールド
電圧間の中間的な入力電圧ではループ動作が行われな
い。このため、入力電圧の変化状態に拘らず回路動作が
発振することがない。また、駆動トランジスタであるQ
7 及びQ17は異なるタイミングで動作し同時にオン状態
となることがないので、貫通電流が流れるのを防止で
き、電力消費の少ない好適な論理回路を提供できる。ま
た、トランジスタQ8 及びQ18にオン抵抗の少ないトラ
ンジスタを使用すれば、出力論理レベルを電源電圧に十
分近づけることができ、通常オン抵抗の大きくなる傾向
の強い大容量のトランジスタの欠点を補うことができ
る。 (ii)第2実施例 本発明の第2実施例の論理回路は、第1実施例で適用し
た回路をさらにNANDゲートに適用するものである。
示す。図4に示す論理回路を図1に示す原理図と対比さ
せて説明すると、第2実施例の論理回路は低いしきい値
を有するNANDゲート21と、第1の制御手段8を構
成するトランジスタQ21〜Q 24と、負荷を駆動する第1
のスイッチ手段たるトランジスタQ25と、出力信号V
out をプルアップする第3のスイッチ手段たるトランジ
スタQ26と、により、プルアップ動作、高電位側電源の
供給を行う。また、NANDゲートより高いしきい値を
有するNANDゲート22と、第2の制御手段9を構成
するトランジスタQ31〜Q34と、負荷の放電を行う第2
のスイッチ手段たるトランジスタQ35と、出力信号V
out をプルダウンする第4のスイッチ手段たるトランジ
スタQ36と、により、プルダウン動作、低電位側電源の
供給を行う。さらに、当該論理回路は、ループ切断手段
たるトランジスタQ27及びQ37と、ラッチ回路を構成す
る検出手段たるインバータ17及び18と、を備える。
トの回路例を示す。図5(A)は低しきい値NAND2
1の回路図であり、(B)は高しきい値NAND22の
回路図である。低しきい値NAND21はトランジスタ
Q41〜Q44で構成され、高しきい値NAND22はトラ
ンジスタQ51〜Q54で構成される。
2の制御手段、第1のスイッチ手段乃至第4のスイッチ
手段の動作は、第1実施例と全く同様の回路構成であ
り、動作も全く同様である。
ND21において、トランジスタQ 41及びQ44のトラン
ジスタサイズは小さく、トランジスタQ42及びQ43のト
ランジスタサイズは大きい。そのため、入力信号VinA
がトランジスタQ41及びQ42の論理を反転するスレッシ
ョホールドは電源電位間の中間電位((VCC−VSS)/
2=VCC/2)よりも低い。また、入力信号VinB がト
ランジスタQ43をオン状態・オフ状態を切り換えるスレ
ッショホールド電位も電源電位間の中間電位より低い。
両スレッショホールド電圧はトランジスタの面積を調節
してほぼ同じ電位になるように設定する。
NAND22において、各トランジスタのスレッショホ
ールドが反対の関係になるよう設定されている。則ち、
トランジスタQ51及びQ54のトランジスタサイズは大き
く、トランジスタQ52及びQ 53のトランジスタサイズは
小さい。そのため、入力信号VinA がトランジスタQ 51
及びQ52の論理を反転するスレッショホールドは電源電
位間の中間電位((V CC−VSS)/2=VCC/2)より
も高く、入力信号VinB がトランジスタQ53のオン状態
・オフ状態を切り換えるスレッショホールド電位も電源
電位間の中間電位よりも高い。両スレッショホールド電
圧はトランジスタの面積を調節してほぼ同じ電位になる
ように設定する。
AND回路は、入力が2入力であるが第1実施例の入力
段のインバータと同様に、入力信号VinA 又はVinB の
いずれかの電圧レベルが自らの調節されたスレッショホ
ールド電位に達すると、そのときの入力論理に合わせて
出力を変化させる。例えば、低しきい値NAND21で
は、双方の入力信号が共に低いしきい値VthL を越えた
とき出力信号をLレベルとし、双方の入力信号の少なく
とも一方がVthL であるとき出力信号をHレベルとす
る。
に考えられる。則ち、低しきい値NAND21の出力は
このまま図2及び図3のの信号に置き換えられ、高し
きい値NAND22の出力はこのまま図2及び図3の
の信号に置き換えられるので、各部の動作状態を第1実
施例と同様に追うことができる。また、トランジスタQ
9 及びQ19のオン・オフはトランジスタQ27及びQ37の
オン・オフに対応する。トランジスタQ6 及びQ16のオ
ン・オフはトランジスタQ24及び34に対応する。
びVinB の双方が低レベルNAND21のスレッショホ
ールドVthL を越えたときの論理がLレベルとなり、
トランジスタQ27がオフ状態となりそのときの制御状態
が維持される。そして、入力信号VinA 及びVinB の双
方が高レベルNAND22のスレッショホールドVth H
を越えたとき、の論理がLレベルとなり、トランジス
タQ37がオン状態となると共に第2の制御手段9の出力
に対応させてトランジスタQ35が負荷に蓄積した電荷を
放電する。出力電圧Vout が所定のしきい値(例えば、
両電源電位間の中間電位=VCC/2)を下回ると、制御
信号が反転し、第2の制御手段9を非動作状態とし、
第1の制御手段8を動作状態とする。同時に、トランジ
スタQ24がオン状態となるので、トランジスタQ25が完
全にオフ状態となる。また、トランジスタQ36がオン状
態にされ、出力信号Vout はプルダウン状態となる。
か一方が高レベルNAND22のスレッショホールドV
thH より下がったとき、の論理がHレベルになり、ト
ランジスタQ37がオフ状態となり、インバータ17及び
18からなるラッチ回路がラッチ状態のまま推移する。
さらに、入力信号VinA 又はVinB のいずれか一方が高
レベルNAND22のスレッショホールドVthH より下
がったとき、の論理もHレベルになり、トランジスタ
Q27がオン状態となると共に第1の制御手段8の出力に
対応させてトランジスタQ25が負荷に電流を供給する。
出力電圧Voutが所定のしきい値(例えば、両電源電位
間の中間電位=VCC/2)を上回ると、制御信号の反
転し、第1の制御手段8を非動作状態とし、第2の制御
手段9を動作状態とする。同時に、トランジスタQ34が
オン状態となるので、トランジスタQ35が完全にオフ状
態となる。また、トランジスタQ26がオン状態とされ、
出力信号Vout はプルアップ状態となる。
値を異ならせることによりNANDゲートに対しても本
発明の入力不安定な入力信号レベルでの内部状態の維持
が図れ、省電力であって安定した動作を行う論理回路を
提供できる。その他の実施例の変形例 本発明の上記実施例に限らず種々の変形が可能である。
に基づいてループ切断手段、検出手段を駆動していた
が、これらループ切断手段や検出手段は入力信号Vinを
直接入力し、2つのスレッショホールドVthH 及びV
thL を検出するものであってもよい。この場合、論理回
路のしきい値変更は必要なくなり、代わりに、ループ切
断手段にあたるトランジスタのスレッショホールドを変
更する。例えば、第1実施例のトランジスタQ9 を低し
きい値を有するトランジスタとし、トランジスタQ 19を
高しきい値を有するトランジスタとすれば、同様の動作
が行われる。
トについて開示したが、論理回路は他のものであっても
よい。例えば、NORゲート等のように高電位側電源と
低電位側電源とにトランジスタ構成を分けることがで
き、トランジスタの面積比のみで入力段の演算用のゲー
ト自体のスレッショホールド自体を変更可能なものであ
れば、本発明を適用できる。その他の態様 (1)入力信号の論理演算を行う論理回路と、前記論理
回路の演算論理の基づいて出力信号を駆動する出力手段
と、を備え、前記論理回路は二つの異なるしきい値を有
する二つの論理部から構成され、両しきい値間では前記
出力手段の負荷への電流供給動作又は負荷からの放電動
作を禁止するようにしたこと、を特徴とする論理回路。 (2)入力信号の論理演算を行う論理回路と、前記論理
回路の演算論理の基づいて出力信号を駆動する出力手段
と、出力信号を前記入力信号の変化に応じて出力信号を
検出手段に供給するループ切断手段と、前記ループ切断
手段から供給された出力信号の論理を検出する検出手段
と、前記出力手段を制御する制御手段と、を備え、前記
ループ切断手段は二つの異なるしきい値を有し、両しき
い値間では前記検出手段の出力信号の供給動作を禁止す
るようにしたこと、を特徴とする論理回路。
入力信号について異なる閾値を設定してこれらを検出す
るように構成したので、不安定な論理状態の入力信号で
は回路動作状態の変化を禁止することができ、安定した
回路動作を行う半導体論理回路を構成することができ
る。
ルアップ動作を開始する第1のプルアップトランジスタ
と、高閾値論理回路の出力に応答してプルダウン動作を
開始する第1のプルダウントランジスタと、を備えるの
で、入力信号の電位が電源電位の半分のレベル付近(す
なわち、入力信号の電位が第1の入力閾値から第2の入
力閾値の範囲)にあるとき第1のプルアップトランジス
タと第1のプルダウントランジスタとは共に動作しない
ため、貫通電流を全体として減少させることができる。
が、先ずオン抵抗の小さい第1のプルアップトランジス
タと第1のプルダウントランジスタとから実行されるの
で、出力端子の電位を高速に遷移させることができる。
がりに応答して、第1のプルアップトランジスタをオ
フ、第2のプルアップトランジスタをオンとし、出力端
子における電位の立下りに応答して第1のプルダウント
ランジスタをオフ、第2のプルダウントランジスタをオ
ンするように制御するので、出力端子の電位の遷移時
に、オン抵抗の小さい第1のプルアップトランジスタと
第1のプルダウントランジスタとが共にオン状態となる
ことがなくなることで、貫通電流を更に低減することが
できる。
る。
る。
(A)は低しきい値NAND、(B)は高しきい値NA
NDである。
41〜Q44、Q51〜Q54…CMOSトランジスタ
Claims (5)
- 【請求項1】 入力信号に対し、電源電圧の半分より低
い第1の入力閾値を有する低閾値論理回路と、 前記入力信号に対し、前記電源電圧の半分より高い第2
の入力閾値を有する高閾値論理回路と、 出力端子に接続され、前記低閾値論理回路の出力に応答
してプルアップ動作を開始する第1のプルアップトラン
ジスタと、 前記第1のプルアップトランジスタと並列接続され、当
該第1のプルアップトランジスタよりオン抵抗の大きな
第2のプルアップトランジスタと、 前記出力端子に接続され、前記高閾値論理回路の出力に
応答してプルダウン動作を開始する第1のプルダウント
ランジスタと、 前記第1のプルダウントランジスタと並列接続され、当
該第1のプルダウントランジスタよりオン抵抗の大きな
第2のプルダウントランジスタと、 前記出力端子における電位の立ち上がりに応答して、前
記第1のプルアップトランジスタをオフ、前記第2のプ
ルアップトランジスタをオンとし、前記出力端子におけ
る電位の立下りに応答して前記第1のプルダウントラン
ジスタをオフ、前記第2のプルダウントランジスタをオ
ンするように制御する制御回路と、 を備える ことを特徴とする半導体論理回路。 - 【請求項2】 請求項1に記載の半導体論理回路におい
て、 前記出力端子の立ち上がりに応答して、前記低閾値論理
回路と前記第1のプルアップトランジスタとの接続を遮
断する第1の遮断制御手段と、 前記出力端子の立下りに応答して、前記高閾値論理回路
と前記第1のプルダウントランジスタとの接続を遮断す
る第2の遮断制御手段と、 を更に備える ことを特徴とする半導体論理回路。 - 【請求項3】 請求項1に記載の半導体論理回路におい
て、 前記低閾値論理回路の出力又は前記高閾値論理回路の出
力のいずれか一方に応答して、前記入力信号の電位が前
記第1の入力閾値より低いか又は前記第2の入力閾値よ
り高いかのいずれか一方であるとき、前記出力端子を前
記制御回路に選択的に接続するループ切断手段を更に備
える ことを特徴とする半導体論理回路。 - 【請求項4】 請求項3に記載の半導体論理回路におい
て、前記ループ切断手段と前記制御回路との間にラッチ回路
を更に備える ことを特徴とする半導体論理回路。 - 【請求項5】 請求項1に記載の半導体論理回路におい
て、前記低閾値論理回路及び前記高閾値論理回路は、夫々P
MOSトランジスタ及びNMOSトランジスタよりなる
CMOS回路により構成されていると共に、 前記低閾値論理回路においては、NMOSトランジスタ
のゲート面積がPMOSトランジスタのゲート面積より
大きくされており、 前記高閾値論理回路においては、PMOSトランジスタ
のゲート面積がNMOSトランジスタのゲート面積より
大きくされていること を特徴とする半導体論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19580894A JP3238829B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19580894A JP3238829B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0865136A JPH0865136A (ja) | 1996-03-08 |
JP3238829B2 true JP3238829B2 (ja) | 2001-12-17 |
Family
ID=16347332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19580894A Expired - Lifetime JP3238829B2 (ja) | 1994-08-19 | 1994-08-19 | 半導体論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3238829B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100568107B1 (ko) | 2003-10-24 | 2006-04-05 | 삼성전자주식회사 | 고속 및 저전력 전압 레벨 변환 회로 |
-
1994
- 1994-08-19 JP JP19580894A patent/JP3238829B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0865136A (ja) | 1996-03-08 |
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