JPH08162331A

JPH08162331A - 可変インダクタ及びそれを用いた半導体集積回路

Info

Publication number: JPH08162331A
Application number: JP30048394A
Authority: JP
Inventors: Osamu Kagaya; 修加賀谷; Toshihiko Shimizu; 敏彦清水; Kenji Sekine; 健治関根; Isao Yoshida; 功吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-12-05
Filing date: 1994-12-05
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】インダクタンス値を可変にできかつ半導体集積
回路に内蔵できるインダクタ及びマイクロ波集積回路に
最適な半導体集積回路を提供する。【構成】螺旋状インダクタ１の下部に開放端を持つルー
プ状の配線層４を複数個と、上記開放端を開放／短絡す
るスイッチとしての電界効果トランジスタＱ１〜Ｑ４
と、螺旋状インダクタ１と配線層４との間に絶縁膜とを
設け、スイッチＱ１〜Ｑ４を開閉してインダクタンス値
を可変する。【効果】インダクタンス値を可変にでき、かつ半導体集
積回路に内蔵できる。また、マイクロ波集積回路に組み
込める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインダクタ及びインダク
タを有する半導体集積回路、特にインダクタンス値を可
変にする構造を持ち、マイクロ波集積回路への利用に好
適な可変インダクタ及び可変インダクタを有する半導体
集積回路に関する。

【０００２】

【従来の技術】従来のインダクタを用いた半導体集積回
路は例えば電子情報通信学会技術研究報告９３巻第４１
６号４３頁から４８頁（１９９３年）（信学技報Ｖｏ
ｌ.９３Ｎｏ．４１６ＥＤ９３−１６３（１９９
４−０１），ｐｐ.４３−４８）において論じられてい
る。そのインダクタは図２に示すように、スパイラル形
状の配線２１と引き出し線配線２２からなる。配線２１
及び配線２２はＳiＯ₂絶縁膜により分離されている。２
３は配線２１と配線２２を接続するスルーホールであ
る。この従来例のスパイラルインダクタはＧａＡｓＨ
ＥＭＴ（ガリウム砒素高電子移動度トランジスタ）素子
とともに同一基板状に形成できるため、スパイラルイン
ダクタをもつ整合回路内蔵の低雑音前置増幅器などが実
現されていた。このように従来は図２の様なスパイラル
インダクタを整合回路に用いることによりマイクロ波集
積回路の小型化と、組立コストの低減を図っていた。

【０００３】また、スパイラルインダクタの製造方法と
して、スパイラル導体内の近くの導体相互を短絡する短
絡導体を複数個設け、必要とするインダクタンス値に応
じて短絡導体を選択的に切断し必要とするインダクタン
ス値をもつスパイラルインダクタの製造方法が提案され
ている（公開特許公報、昭６１−２５６６１１）。

【０００４】

【発明が解決しようとする課題】従来のスパイラルイン
ダクタのインダクタンス値はその形状により一義的に決
まるため、インダクタンス値は集積回路のマスクデザイ
ンを変更しない限り調整できない。一方ＧａＡｓＨＥ
ＭＴを実際に製造すると、製造工程のばらつきによりト
ランジスタの入出力インピーダンスの値が設計中心値か
ら大きくばらつく。その結果マイクロ波集積回路におい
てインピーダンス整合劣化が多発し、歩留まりが低いと
いう問題があった。

【０００５】また、上記提案の製造方法によるスパイラ
ルインダクタにおいてもインピーダンス整合劣化の問題
を生じる。すなわちインダクタ素子の製造工程において
所定のインダクタンス値を得ても、実際に回路に組み込
んだ状態では他の回路素子との関係でインダクタンス値
を変える必要がある場合に不都合が生じる。

【０００６】本発明の目的は、インダクタを回路装置に
組み込んだ状態でもインダクタンス値を可変にできる可
変インダクタを提供することである。本発明の他の目的
は、上記目的を達成できると同時に半導体集積回路に内
蔵できるインダクタ及びそれを用いた半導体集積回路を
提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の可変インダクタは、スパイラル状導体の近
傍に開放端を持つループ状の複数個の導体を設け、複数
の開放端のそれぞれに開放端を開放／短絡するスイッチ
設けた。特に半導体集積回路に組み込めるように上記ス
イッチを電界効果トランジスタで構成し、複数個のルー
プ状導体及びスイッチとスパイラルインダクタとの間に
半導体集積回路の構成に使用する絶縁膜を設けた。上記
近傍とは後で説明するように、相互磁気誘導を生じる位
置である。

【０００８】

【作用】スパイラル導体に絶縁膜を介し、開放端を持た
ない（または開放端を短絡した）閉ループ導体を設ける
と、スパイラルインダクタのインダクタンスが小さくな
る。これはスパイラルインダクタを貫く磁束密度の変化
により閉ループ導体に誘導電流が流れ、その誘導電流に
よって生じる磁束密度の変化がスパイラル導体のインダ
クタの磁束密度の変化を打ち消す方向に生じ、その結果
スパイラル導体のインダクタンスは（閉ループ導体を設
けない場合に比べ）低下するからである。

【０００９】一方、開放端を持つ開ループ導体を設けた
場合にはスパイラル導体のインダクタンスはほとんど変
化しない。スパイラル導体を貫く磁束密度が変化しても
開ループ導体には電位差が生ずるだけで、電流は流れ
ず、スパイラル導体の磁束密度の変化は妨げられない。
その結果スパイラル導体のインダクタンスは開ループの
配線層を設けない場合に比べほとんど変化しないからで
ある。

【００１０】よってスパイラル導体の近傍（相互誘導を
生じる位置）に、開放端を持つループ状導体を設け、そ
の開放端にスイッチを設け、スイッチを開閉するとイン
ダクタンス値を可変することができる。さらに、開放端
にスイッチを持つループ状の導体を複数個設け、上記ス
イッチを電圧駆動にすることによって、多値可変の可変
インダクタンスが得られる。

【００１１】上記スイッチとして、電界効果トランジス
タを用い、そのソース、ドレインを開放端に接続した場
合、トランジスタをオン（導通）することにより閉ルー
プ、トランジスタをオフ（切断）することにより開ルー
プを実現できる。複数の電界効果トランジスタが次々と
オフからオンに切り替わるように各々の電界効果トラン
ジスタのゲート電圧を制御すると、複数個の値のインダ
クタンス値をとり得る可変インダクタンスが実現し、半
導体集積回路に組み込むことが容易にできる。

【００１２】

【実施例】

＜実施例１＞本発明による可変インダクタの第１の実施
例１を図１、図３、図４及び図５によって説明する。図
１（ａ）、（ｂ）及び（ｃ）はそれぞれ本発明による可
変インダクタの一実施例を構成する開放端を持つループ
状の複数の導体（開ループ導体と略称）の平面図、スパ
イラル状導体の平面図及び（ａ）及び（ｂ）の導体を重
ねた状態を示す平面図である。

【００１３】複数の開ループ導体である第１の配線層
は、図１（ａ）に示すように、４個のループ状の配線層
４−１…４−４を形成し、ループ状の配線層の各々の開
放端に電界効果トランジスタＱ１〜Ｑ４のドレイン電
極、ソース電極を接続する。電界効果トランジスタＱ１
〜Ｑ４のそれぞれのゲート電極はそれぞれ抵抗素子Ｒ１
〜Ｒ４に接続し、抵抗素子Ｒ１〜Ｒ４は直列になるよう
に接続され、終端の一方を接地端子５、他方を制御電圧
端子６としている。

【００１４】スパイラル状導体は、図１（ｂ）に示すよ
うに、従来例のスパイラルインダクタ（図２）と同様の
構造のスパイラル状導体１である。スパイラル状導体１
の一端は第３の導体層である引き出し配線２の一端とス
ルーホール３を介して接続されている。スパイラル状導
体１及び引き出し配線２の他端はインダクタの２端子を
構成する。上記スパイラル状導体１と複数の開ループ導
体４−１…４−３は相互磁気誘導を起こしやすいよう
に、図１（ｃ）に示すように、ほぼ重なるように絶縁膜
（図示せず）を挟んで対向する位置に配置する。

【００１５】図３は図１中のＡ−Ａ’間での断面構造を
示す斜視図である。なお図面は見やすくするため、導電
層１、２、４−１間の絶縁層ＳｉＯ₂は省いている。図
３を用いて本実施例の可変インダクタの製造方法を説明
する。まず低濃度シリコン基板（あるいは低濃度シリコ
ンエピエピタキシャル層）３０の表面にＬＯＣＯＳ（lo
cal oxidation of silicon）領域３１及び低濃度ｐ型層
３３を形成し、素子分離を行う。次にｐ型埋め込み層３
２、ゲート電極３５及び高濃度ｎ型層３４を形成し、Ｍ
ＯＳＦＥＴ（metal-oxide-semiconductor field effect
transistor）Ｑ１〜Ｑ４とする。ＭＯＳＦＥＴのしき
い電圧Ｖｔｈは、例えば０.８Ｖ程度と正になるように
設計した。ゲート電極３５はポリシリコン層により形成
し、ゲート電極同士を接続する抵抗素子Ｒ１〜Ｒ４もこ
のポリシリコン層３５により形成する。層間絶縁膜を被
着、スルーホールを形成した後、銅アルミからなる第１
の配線層４−１を形成する。第１の配線層４−１の開放
端は、ＭＯＳＦＥＴのドレイン、ソースにあたる高濃度
ｎ型層３４に接続する。さらに層間絶縁膜を被着した後
銅アルミの第２の配線層２を形成し、層間絶縁膜を被
着、スルーホール３を形成した後金メッキ技術を用いて
第３の配線層１を形成して可変インダクタが完成する。
上記実施例１の製造プロセスは、通常のＭＯＳＦＥＴの
製造プロセスを含んでおり、ＭＯＳＦＥＴを使った半導
体集積回路にこの可変インダクタを内蔵することは容易
に実現できる。

【００１６】図４は上記実施例１の可変インダクタの等
価回路図である。図４の等価回路図において制御端子６
に加える制御電圧Ｖｃｏｎが０Ｖでは、４個の電界効果
トランジスタＱ１〜Ｑｎは全てオフ状態になる。制御電
圧Ｖｃｏｎを正側に上昇してゆくと、まずＶｃｏｎ＝Ｖ
ｔｈ（＞０）において電界効果トランジスタＱ１がオ
ンとなる。さらに上昇すると、Ｑ２，Ｑ３，…とトラン
ジスタは順次オン状態になる。この時の端子２−２間の
インダクタンス値は図５（図は横軸を制御電圧Ｖｃｏ
ｎ、縦軸をインダクタンス値Ｌ、開ループの導体４の個
数を８とした）に示すように変化する。すなわち制御電
圧Ｖｃｏｎを０Ｖから上昇させることにより、インダク
タンス値を減少する方向に制御でき、その値は例えば導
体４の個数を８としたとき、９個のインダクタンス値を
とることができる。

【００１７】＜実施例２＞図６は本発明による可変イン
ダクタの他の実施例の要部の断面構造図である。実施例
１の図３との違いはスイッチング素子としてシリコンＭ
ＯＳＦＥＴの代わりにＧａＡｓＭＥＳＦＥＴ（metal-s
emiconductor field effect transistor）を形成した点
である。半絶縁性ＧａＡｓ基板７０の表面にイオン注入
法によりｐ型埋め込み層７２、ｎ型能動層７３、高濃度
ｎ型層７４を形成する。ゲート電極７５には耐熱性ゲー
ト電極であるタングステンシリサイドを用いる。７１は
素子分離領域として形成したメサ分離領域である。ＭＥ
ＳＦＥＴのソース、ドレイン部分にはＡｕＧｅ系のオー
ミック電極７６を設け、第１の配線層４に接続する。図
３と同一構成部には同一番号を付して説明を省く。本実
施例の場合、ＭＥＳＦＥＴのしきい電圧Ｖｔｈは−１Ｖ
程度と負にすることが望ましい。本実施例２の製造プロ
セスは、通常のＧａＡｓＭＥＳＦＥＴプロセスを含
み、ＧａＡｓＭＥＳＦＥＴを使った半導体集積回路にこ
の可変インダクタを内蔵することは容易に実現できる。

【００１８】本実施例２の場合には、図４の等価回路図
において制御電圧Ｖｃｏｎが０Ｖでは、複数個の電界効
果トランジスタＱ１〜Ｑｎはすべてオン状態になる。制
御電圧Ｖｃｏｎを負にしてゆくと、まずＶｃｏｎ＝Ｖｔ
ｈ（＜０）において電界効果トランジスタＱ１がオフ
となり、さらに負にすると、Ｑ２，Ｑ３，…とトランジ
スタは順次オフ状態になる。このようにして制御電圧を
０Ｖから下降させることにより、インダクタンス値を増
加する方向に制御できる。

【００１９】また、実施例２によれば半絶縁性ＧａＡｓ
基板上にインダクタを形成するため導電性基板を用いた
場合に比べ損失を著しく低減することができ、可変イン
ダクタのＱ値（ｑｕａｌｉｔｙｆａｃｔｏｒ）を高く
することができる。また高速性に優れるＧａＡｓＭＥ
ＳＦＥＴとの集積回路を形成できるため、特に高い周波
数で使用するマイクロ波集積回路を提供することができ
る。また、ＧａＡｓ基板上のＦＥＴ（電界効果トランジ
スタ）としてＭＥＳＦＥＴを用いたが、もちろんこれは
ＨＥＭＴまたはＨＩＧＦＥＴ（Heterostructure Insula
ted-Gate fieldeffect transistor）といったヘテロ接
合を用いたトランジスタとしてもよい。

【００２０】＜実施例３＞図７は本発明の更に他の実施
例であるマイクロ波集積回路（前置増幅器）の回路図で
ある。図中点線で囲んだ部分は同一シリコンチップ上に
形成した集積回路を示す。シリコンＭＯＳＦＥＴ６３の
ゲートＧには可変インダクタ６１及び容量素子Ｃ３から
なる入力整合回路部分が接続され、ドレインＤには可変
インダクタ６２及び容量素子Ｃ４からなる出力整合回路
部分が接続されている。可変インダクタ６１及び６２の
他端はＦＥＴ６３のバイアス電圧Ｖｇ及びＶｄがそれぞ
れくわえられる。可変インダクタ６１及び６２は実施例
１の可変インダクタである。なお、Ｌ１、Ｃ５及びＲ５
は負帰還をかけるための回路素子、Ｚｉ及びＺｏはそれ
ぞれ入力及び出力インピーダンスである。Ｃ１及Ｃ２は
交流バイパス及び整合回路の一部を構成する。

【００２１】本実施例３によれば、整合回路を内蔵して
も入出力整合条件を調整することができ、製造ばらつき
によるトランジスタの入出力インピーダンスの変動を補
償することができる。その結果、マイクロ波集積回路の
歩留まりを向上することがでる。本実施例３において
は、シリコンチップ上に形成した可変インダクタ６１及
び６２としたが、これらを実施例２で述べるＧａＡｓチ
ップ上に形成した可変インダクタとしても良い。その場
合、図中破線で囲んだ部分は同一ＧａＡｓチップ上に形
成した回路部分となり、６３にはＭＥＳＦＥＴ等のＧａ
ＡｓＦＥＴを使用する。

【００２２】＜実施例４＞図８は本発明による半導体集
積回路の他の実施例の回路図を示す。本実施例の回路は
２段構成の電力増幅器を構成する。図で示した回路部は
全て同一シリコンチップ上に形成される。シリコンＭＯ
ＳＦＥＴ８３、８４の段間整合回路に実施例１の可変イ
ンダクタ８１、８２及び容量素子Ｃ１１、Ｃ１２からな
るＬＣ整合回路を構成した。可変インダクタ８１及び８
２の一端にはそれぞれインダクタｌ２及び抵抗Ｒ７を介
してバイアス電圧Ｖｄ１及びＶｇ２が加えられる。Ｃ
９，Ｃ１０及びＬ３は入力整合回路、Ｃ６，Ｃ７，Ｃ８
は交流成分バイパス素子である。出力電力の損失を避け
る目的で、出力部分の整合回路のみ外付け（図示せず）
とした。出力部の外部整合回路としては、通常モジュー
ル基板上に形成したマイクロストリップ伝送線路を用い
る。

【００２３】電力増幅器は使用されるシステムによって
出力負荷条件を変えることが望まれる。通常出力負荷イ
ンピーダンスは外部整合回路の修正により変更する。こ
の時ＭＯＳＦＥＴ８４のスキャッタリングパラメータＳ
１２、すなわち４端子パラメータの１つで、出力端（ド
レイン）の反射波が入力端（ゲート）に戻る度合の影響
により、ＭＯＳＦＥＴ８４の最適入力負荷インピーダン
スが変化してしまい、固定された段間ＬＣ整合回路を用
いた場合には整合条件がずれて性能が劣化した。

【００２４】本実施例４によれば出力負荷インピーダン
スを変更した場合でも段間整合回路の可変インダクタ８
１及び８２のインダクタンス値の制御によりＭＯＳＦＥ
Ｔ８４の最適入力負荷インピーダンスが実現できる。こ
れにより同一品種のチップで複数のシステムに対応する
ことができ、集積回路の製造コストを低減することがで
きる。

【００２５】以上本発明の実施例について説明したが、
本発明は上記実施例に限定されるものではない。例え
ば、スパイラル状導体、ループ状導体の形状は正方形に
限定されるものではなく、任意の形状にしてよい。更に
開放端をもつループ状の導体の開放端でＦＥＴのソー
ス、ドレインを接続した回路は磁界を制御する回路とし
て可変インダクタ以外の集積回路素子を構成できる。

【００２６】

【発明の効果】本発明によれば、外部制御電圧によりイ
ンダクタンス値が可変でありかつ半導体集積回路に内蔵
できるインダクタ構造が実現でき、マイクロ波集積回路
に最適な半導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】本発明による可変インダクタの一実施例の構造
図である。

【図２】従来のインダクタ構造を示す図である。

【図３】図１のＡ−Ａ’部の断面構造図である。

【図４】本発明による可変インダクタの一実施例の等価
回路図である。

【図５】本発明による可変インダクタの一実施例のイン
ダクタンス変化を表すグラフである。

【図６】本発明による可変インダクタの他の実施例の部
分断面構造図である。

【図７】本発明による可変インダクタを用いた前置増幅
器の回路図である。

【図８】本発明による可変インダクタを用いた電力増幅
器の回路図である。

【符号の説明】

１…第３の配線層、２…第２の配線層、３…スルーホール、４…第１の配線層、３０…シリコン基板、３１…ＬＯＣＯＳ領域、３２…ｐ型埋め込み層、３３…低濃度ｐ型層、３４…高濃度ｎ型層、３５…ゲート電極、６１…可変インダクタ、６２…可変インダクタ、６３…電界効果トランジスタ、７０…半絶縁性ＧａＡｓ基板、７１…メサ分離領域、７２…ｐ型埋め込み層、７３…ｎ型能動層、７４…高濃度ｎ型層、７５…ゲート電極、７６…オーミック電極、８１…可変インダクタ、８２…可変インダクタ、８３…電界効果トランジスタ、８４…電界効果トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田功東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】スパイラル状の第１導体と、上記第１導体
の近傍に配置され、かつ開放端が設けられたループ状の
複数個の第２導体と、上記複数個の第２導体のそれぞれ
の上記開放端の開放／短絡を行うスイッチと、上記スイ
ッチの開放/短絡を駆動する信号入力端子とをもつこと
を特徴とする可変インダクタ。
【請求項２】請求項第１記載の可変インダクタにおい
て、上記複数個の第２導体の全てのスイッチが開放のと
き上記複数個の第２導体が直列に接続されたことを特徴
とする可変インダクタ。
【請求項３】半導体基板上に設けたスパイラル状の第１
の配線層と、上記第１の配線層と半導体基板の間に設け
られたループ状の複数の第２の配線層と、上記ループ状
の複数の第２の配線層のそれぞれは開放端が設けられ、
上記開放端を開放/短絡するスイッチと、上記第１の配
線層と上記第２の配線層を分離する絶縁体とをもつこと
を特徴とする可変インダクタ。
【請求項４】上記請求項３に記載の可変インダクタにお
いて、上記第１の配線層のスパイラルの巻き数と、上記
第２の配線層のループの数が同じで、上記第１の配線層
と上記第２の配線層の平面位置が重なるように配置され
たことを特徴とする可変インダクタ。
【請求項５】上記請求項３又は４に記載の可変インダク
タにおいて、上記半導体基板がシリコン結晶からなり、
上記スイッチがシリコンＭＯＳ型電界効果トランジスタ
からなることを特徴とする可変インダクタ。
【請求項６】上記請求項３又は４に記載の可変インダク
タにおいて、上記半導体基板が半絶縁性ガリウム砒素結
晶からなり、上記開放／短絡の機能を持つスイッチがガ
リウム砒素電界効果トランジスタからなることを特徴と
する可変インダクタ。
【請求項７】開放端をもつループ状の配線層と、上記配
線層の開放端の一方がドレインに、他方がソースとが短
絡された電界効果トランジスタからなる複数の回路とか
らなり、上記ループ状の配線層のサイズの大きな回路が
サイズの小さな回路を空間的に内包するように順々に配
置して構成されたことを特徴とする半導体集積回路。
【請求項８】上記請求項７に記載の半導体集積回路にお
いて、上記電界効果トランジスタのゲート電極へ制御電
圧を加える分割抵抗と、上記制御電圧を変化させる電圧
源を有することを特徴とする半導体集積回路。
【請求項９】上記請求項１、２、３ないし６のいずれか
に記載の可変インダクタを含む入力出力整合回路又は出
力整合回路と上記整合回路の出力を増幅する増幅器とが
同一基板上に形成されたことを特徴とする回路装置。
【請求項１０】上記請求項１、２、３ないし６のいずれ
かに記載の可変インダクタと、上記インダクタを段間整
合回路に用いた複数の増幅器が同一基板上に形成された
ことを特徴とする多段増幅器。