WO2012132179A1 - 可変インダクタ及びこれを用いた半導体装置 - Google Patents

可変インダクタ及びこれを用いた半導体装置 Download PDF

Info

Publication number
WO2012132179A1
WO2012132179A1 PCT/JP2012/000497 JP2012000497W WO2012132179A1 WO 2012132179 A1 WO2012132179 A1 WO 2012132179A1 JP 2012000497 W JP2012000497 W JP 2012000497W WO 2012132179 A1 WO2012132179 A1 WO 2012132179A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor
inductor
loop
variable inductor
loop conductor
Prior art date
Application number
PCT/JP2012/000497
Other languages
English (en)
French (fr)
Inventor
佐藤　潤二
水野　紘一
藤田　卓
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to US13/814,871 priority Critical patent/US9324778B2/en
Publication of WO2012132179A1 publication Critical patent/WO2012132179A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F21/00—Variable inductances or transformers of the signal type
    • H01F21/005—Inductances without magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a variable inductor and a semiconductor device using the same, for example, an inductance value of an inductor constituting a matching circuit in a semiconductor device formed using a CMOS process and used in an ultrahigh frequency band including a millimeter wave band. It is related with the technology which adjusts.
  • FIG. 13 is a schematic configuration diagram of a variable inductor described in Patent Document 1.
  • the inductance variable element 101 includes switches 105 and 106 for short-circuiting the current flowing between the input / output electrodes 103 and 104 by short-circuiting the spiral spiral electrode 102 and the peripheral portion of the spiral electrode 102. And have.
  • the switches 105 and 106 are configured using gate electrodes 107 and 108 and diffusion regions 109, 110, and 111 formed with the gate electrodes 107 and 108 interposed therebetween.
  • variable inductance element 101 and switches 105 and 106 are formed on a silicon substrate 113 with an insulating layer 112 interposed therebetween.
  • Each of the diffusion regions 109, 110, and 111 is formed on the surface of the n-type silicon substrate 113 by thermal diffusion or ion implantation of p-type impurities.
  • the inductance value is determined by the length of the spiral electrode 102 between the input / output electrodes 103 and 104.
  • the variable inductor can shorten the length of the spiral electrode 102 between the input / output electrodes 103 and 104 by turning on the switch 105, and can further shorten the length of the spiral electrode 102 by turning on the switch 106.
  • FIG. 14 is a schematic configuration diagram of the variable inductor described in Patent Document 2.
  • the configuration includes the second layer 209.
  • the variable inductor of Patent Document 2 is configured as follows. In the configuration in which the peripheral wiring 207 is provided around the spiral coil 201 and the switch 205 is connected to one end of the peripheral wiring 207, the switch is turned on or off by a control signal from the control circuit 204, and one end of the peripheral wiring 207 is opened or short-circuited. Let Compared with the state in which one end of the peripheral wiring 207 is opened, in the state in which one end of the peripheral wiring 207 is short-circuited, the magnetic flux generated in the spiral coil 201 passes through the peripheral wiring 207 so that an induced current flows in the peripheral wiring 207. The magnetic flux of the spiral coil 201 is canceled, and the inductance value of the spiral coil 201 is reduced. That is, by turning on or off the switch 205, one end of the peripheral wiring 207 is opened or short-circuited, and the inductance value is variable.
  • the inductance value can be changed by turning the switch on or off.
  • the switch since the switch is arranged in series with the inductor, there is a problem that the loss increases in the millimeter wave band due to the effect of the switch.
  • the inductance value can be changed depending on the situation of the surrounding wiring 207.
  • a wiring area is required around the inductor, and the area occupied by the inductor increases. There are challenges. Further, by providing the peripheral wiring around the inductor, the lower part of the input / output line of the inductor becomes a wiring region, so that there is a problem that the input / output line of the inductor becomes long and the loss increases.
  • the present invention has been made in view of the above circumstances, and provides a variable inductor having a wide adjustable frequency band and low loss without increasing the area occupied by the inductor, and a semiconductor device using the same. Objective.
  • variable inductor of the present invention is a variable inductor formed on a semiconductor substrate, including a spiral inductor, a loop conductor, and a switch that opens or short-circuits one end of the loop conductor, and the loop conductor is the spiral.
  • An inductance value of the spiral inductor can be changed by opening or short-circuiting one end of the loop conductor using the switch. According to the above configuration, the inductance value can be adjusted without increasing the occupation area of the variable inductor.
  • the present invention includes the variable inductor, wherein the loop conductor is formed in a direction perpendicular to the spiral inductor. According to this configuration, since the loop conductor is formed in a direction perpendicular to the spiral inductor, the occupied area can be reduced, and even when a switch is formed using a transistor including a MOSFET, the area under the spiral inductor formation region can be reduced. It is possible to fit in.
  • the present invention is the variable inductor, wherein the spiral inductor is formed on one surface of the semiconductor substrate, the loop conductor is a first layer conductor formed below the spiral inductor, A second layer conductor formed below the first layer conductor and at least a part of the semiconductor substrate are formed in vias formed in a direction perpendicular to the surface, and the first and second layers A vertical conductor that connects the conductors and a switch that opens or short-circuits one end of the loop conductor are used.
  • the spiral inductor is formed on one surface of the semiconductor substrate
  • the loop conductor is a first layer conductor formed below the spiral inductor
  • a second layer conductor formed below the first layer conductor and at least a part of the semiconductor substrate are formed in vias formed in a direction perpendicular to the surface
  • the first and second layers A vertical conductor that connects the conductors and a switch that opens or short-circuits one end of the loop conductor are used.
  • a loop conductor can be formed without increasing the number of man-hours by changing the mask pattern in a conductor pattern forming process for wiring in a manufacturing process.
  • the present invention is the variable inductor, wherein the semiconductor substrate is a silicon substrate, the spiral inductor is constituted by a surface conductor formed on an outermost layer of the silicon substrate, and the first conductor is An inner layer conductor disposed on the lower layer side with respect to the surface conductor via an interlayer insulating film, the second conductor is a back conductor formed on the back surface of the silicon substrate, and the loop conductor is An inner layer conductor; a vertical conductor formed in a through via penetrating the silicon substrate; the back conductor; and a switch for opening or short-circuiting one end of the loop conductor.
  • the loop area of the loop conductor can be increased, and as a result, the influence of the magnetic flux generated in the spiral inductor is further increased, so that the variable range of the inductance value of the variable inductor can be increased. Further, since the back conductor is used, a larger loop can be formed and the variable range of the inductance value can be widened.
  • the present invention is the variable inductor, wherein the loop conductor is disposed below or inside an area surrounded by an outermost peripheral line constituting the spiral inductor. According to the above configuration, the inductance of the variable inductor can be efficiently changed without increasing the occupied area caused by the loop conductor.
  • the present invention is the variable inductor, wherein the switch includes a variable resistor connected to one end of the loop conductor, and adjusts the inductance value of the spiral inductor by adjusting the resistance value of the variable resistor.
  • the amount of induced current flowing in the loop conductor can be adjusted by adjusting the resistance value of the variable resistor connected to the loop conductor, and as a result, the inductance value of the variable inductor can be adjusted with high accuracy.
  • the present invention includes the variable inductor, wherein a plurality of the loop conductors are provided below the spiral inductor. According to the above configuration, the amount of induced current flowing through the plurality of loop conductors can be adjusted, and as a result, the inductance value of the variable inductor can be accurately adjusted and the adjustment range can be increased.
  • the present invention is the variable inductor, wherein the loop conductor is spirally wound a plurality of times in a direction perpendicular to the surface of the semiconductor substrate on which the spiral inductor is formed, and the switch is The number of turns of the loop conductor can be changed by opening or short-circuiting one end of the loop conductor. According to the above configuration, the amount of induced current flowing through the plurality of loop conductors can be adjusted, and as a result, the inductance value of the variable inductor can be accurately adjusted and the adjustment range can be increased. In addition, by increasing the number of windings of the loop, the change in magnetic flux due to the change in the induced current can be expanded, and the adjustment range of the inductance can be increased.
  • the semiconductor device includes the variable inductor.
  • a variable inductor can be formed on a semiconductor substrate that constitutes a CMOS circuit such as an oscillation circuit. Therefore, the frequency of the high-frequency circuit can be adjusted by using it for a matching circuit or the like.
  • variable inductor of the present invention a loop conductor using a through via or the like penetrating a silicon substrate is arranged on the lower layer of the spiral inductor, and one end of the loop conductor is opened or short-circuited by a switch. Adjust the induced current flowing in the conductor. As a result, the inductance value can be changed efficiently in the high frequency band. Therefore, it is possible to configure a variable matching circuit used when matching needs to be adjusted in a wide band as in the millimeter wave band.
  • FIG. 1 is a schematic configuration diagram of a variable inductor according to a first embodiment of the present invention.
  • 1A and 1B are views showing a variable inductor according to a first embodiment of the present invention, FIG. 1A is a top view, FIG. 1B is a cross-sectional view taken along line AA in FIG. 1A, and FIG.
  • the figure which shows the semiconductor device using the variable inductor which concerns on Embodiment 1 of this invention, (a) is an equivalent circuit, (b) is a schematic block diagram Schematic configuration diagram of a variable inductor according to Embodiment 2 of the present invention
  • FIG. 5A is a view showing a variable inductor according to a fifth embodiment of the present invention
  • FIG. 5A is a top view of a spiral inductor 2 of the variable inductor
  • FIG. 5A is a top view of a spiral inductor 2 of the variable inductor
  • FIG. 5B is a top view of a loop conductor
  • FIG. Cross section The figure which shows the loop conductor of the variable inductor which concerns on the modification 1 of Embodiment 5 of this invention, (a) is a top view, (b) is AA sectional drawing of (a).
  • Schematic configuration diagram of a conventional variable inductor Schematic configuration diagram of a conventional variable inductor
  • FIG. 1 is a schematic configuration diagram of a variable inductor according to the first embodiment.
  • 2A is a top view of the variable inductor 1
  • FIG. 2B is an AA cross-sectional view
  • FIG. 2C is a BB cross-sectional view.
  • 3 is a schematic configuration diagram of the semiconductor integrated circuit device 100 including the variable inductor 1.
  • FIG. 3A is a diagram showing an equivalent circuit of the semiconductor integrated circuit device 100
  • FIG. It is a schematic block diagram. As shown in FIGS.
  • the variable inductor 1 is mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including a transistor 20 or a capacitor 21 is mounted.
  • the circuit device 100 is configured. 1 and 2A to 2C show a variable inductor, and other element regions are omitted.
  • the variable inductor 1 includes a spiral inductor 2 formed on the surface of a silicon substrate 4 as a semiconductor substrate, a loop conductor 5 formed in a direction perpendicular to the spiral inductor 2, and a switch. 7, and by opening or short-circuiting one end of the loop conductor 5 by the switch 7, the inductance value of the spiral inductor 2 can be changed.
  • the area occupied by the variable inductor 1 is a region clamped by the loop conductor 5 and the switch 7 in FIG. 2A and is an area with respect to the surface of the silicon substrate 4.
  • the spiral inductor 2 is constituted by a surface conductor using a spiral gold layer pattern formed on the surface of a silicon substrate 4 as a semiconductor substrate with an interlayer insulating film 3 interposed therebetween.
  • the loop conductor 5 is configured using an aluminum layer pattern as the inner layer conductor 6, an aluminum layer pattern as the back surface conductor 9, a vertical conductor 8, and a switch 7. Note that the arrangement of the switch 7 and the aluminum layer pattern as the inner layer conductor 6 in FIG. 1 is simplified in the drawing. A more detailed arrangement relationship is shown in FIGS. 2 (b) and 2 (c).
  • the aluminum layer pattern as the inner layer conductor 6 is arranged on the lower layer side through the interlayer insulating film 3 with respect to the surface conductor.
  • the aluminum layer pattern as the back conductor 9 is formed on the back surface of the silicon substrate 4.
  • the vertical conductor 8 is formed in a through via 8 v that penetrates the silicon substrate 4.
  • the switch 7 opens or shorts one end of the loop conductor. As shown in FIG. 2C, the switch 7 is formed by a gate electrode 7G and a source region 7S and a drain region 7D formed with the gate electrode 7G interposed therebetween. The source region 7S and the drain region 7D are connected to the loop conductor 5, and one end of the loop conductor 5 is opened or short-circuited.
  • the variable inductor 1 includes a spiral inductor 2 formed in the interlayer insulating film 3, an interlayer insulating film 3, and a loop conductor 5 formed in the silicon substrate 4.
  • the spiral inductor 2 is configured using a gold layer pattern which is a top metal in a general CMOS process in order to reduce the conductor loss.
  • the loop conductor 5 is disposed on the inner layer conductor 6 which is an internal wiring of the interlayer insulating film 3, the vertical conductor 8 formed in the through via 8 v penetrating the interlayer insulating film 3 and the silicon substrate 4, and the back surface of the silicon substrate 4.
  • An annular conductor is formed using the back conductor 9. Further, the loop conductor 5 can open or short-circuit a part of the loop conductor 5 made of the inner layer conductor by the switch 7.
  • Each of these conductors is formed of a conductor containing aluminum.
  • the loop conductor 5 does not change the inductance value of the spiral inductor 2 because no induced current is generated in the loop conductor 5 even if the magnetic flux generated in the spiral inductor 2 penetrates the inside of the loop conductor 5. .
  • the loop conductor 5 becomes a closed loop when the switch 7 is short-circuited. For this reason, since the magnetic flux generated in the spiral inductor 2 penetrates the loop conductor 5, an induced current flows through the loop conductor 5, and a magnetic flux that cancels the magnetic flux of the spiral inductor 2 is generated. Therefore, the inductance value of the spiral inductor 2 decreases.
  • FIG. 2 shows a top view (a) of the variable inductor 1 and a cross-sectional view (b) along AA.
  • the loop conductor 5 is located at the lower part of the line constituting the spiral inductor 2, and the inner layer conductor 6 constituting the loop conductor 5 is constituted in a wiring layer below the wiring layer used in the spiral inductor 2.
  • the switch 7 is configured using a transistor. It is configured on the upper surface of a general silicon substrate 4 (between the silicon substrate 4 and the interlayer insulating film 3), and the inner layer conductor 6 and the switch 7 are connected by a via formed in the interlayer insulating film 3.
  • the through via 8v is used to configure the loop conductor 5
  • the loop conductor 5 can be formed in the interlayer insulating film 3 without using the through via 8v.
  • the interlayer film thickness in a general CMOS process is as thin as about several ⁇ m, it is difficult to take a sufficient length in the height direction of the loop conductor 5 and the area surrounded by the loop conductor 5 becomes small. For this reason, since it becomes difficult to be influenced by the magnetic flux of the spiral inductor 2, the adjustment range of the inductance value is also reduced. Therefore, in forming the loop conductor 5, it is desirable to use the through via 8v.
  • the loop conductor 5 for adjusting the inductance value of the spiral inductor 2 is arranged below the spiral inductor 2 in the direction perpendicular to the spiral inductor 2 to thereby occupy the area occupied by the variable inductor 1. It is possible to adjust the inductance value without enlarging the length of the inductor, and it is not necessary to extend the input / output line of the spiral inductor 2 more than necessary, thereby reducing the loss as an inductor.
  • FIG. 3 shows a schematic configuration diagram of the semiconductor integrated circuit device 100 including the variable inductor 1.
  • (A) is an example of an equivalent circuit of the semiconductor integrated circuit device 100
  • (b) is a schematic block diagram of the semiconductor integrated circuit device 100.
  • the semiconductor integrated circuit device 100 includes a transistor 20 and a capacitor 21 in addition to the variable inductor 1, and other elements are close to the periphery of the variable inductor 1. It is common to arrange them.
  • the influence on the transistor 20 or the capacitor 21 can be reduced by disposing the loop conductor 5 below or inside the spiral inductor 2.
  • the loop conductor 5 is arranged outside the lower portion of the spiral inductor 2, the occupied area of the spiral inductor 2 is increased, and the influence on the transistor 20 or the capacitor 21 is increased.
  • the loop conductor 5 is formed below the spiral inductor 2 in the direction perpendicular to the spiral inductor 2, and a part of the inner layer conductor 6 constituting the loop conductor 5 is switched. Since the open or short circuit is controlled by ON or OFF of 7, the induced current generated in the loop conductor 5 can be adjusted. As a result, the inductance value can be adjusted while reducing the area occupied by the variable inductor 1.
  • the size of the loop conductor 5 can be changed without affecting the size of the spiral inductor 2, for example, by expanding or contracting the pattern length of the inner layer conductor 6 or the back surface conductor 9, the peripheral length of the loop conductor 5 (enclosed by the loop conductor 5). The area of the area to be adjusted).
  • the via instead of the through via, the length of the vertical conductor 8 in the through via 8v can be adjusted, and the peripheral length of the loop conductor 5 (area of the region surrounded by the loop conductor 5) Can be adjusted.
  • the loop conductor can be formed by vias up to the intermediate layer, the area inside the loop is reduced, so that the mutual inductance is reduced and the adjustment range of the inductance is reduced.
  • the shape of the loop conductor 5 can be determined according to the adjustment amount of the inductance value of the variable inductor 1.
  • the loop conductor 5 when the loop conductor 5 is arranged below the spiral inductor 2, the influence of the magnetic flux of the spiral inductor 2 varies depending on the arrangement location, so that the loop conductor 5 is adjusted in accordance with the adjustment amount of the inductance value of the variable inductor 1.
  • the placement position can be determined.
  • the loop conductor can be formed without increasing the number of steps by changing the mask pattern for forming the front surface conductor and the back surface conductor.
  • the step of forming the through via may be formed by the same process when the through via is formed in the semiconductor integrated circuit device 100.
  • a via connected to the vertical conductor formed in the through via may be further formed and connected in the vertical direction.
  • the loop conductor is formed as a loop perpendicular to one surface of the semiconductor substrate, thereby increasing the loop area without increasing the occupied area on the semiconductor substrate. be able to.
  • the inductance value of the variable inductor can be greatly changed. Further, in the semiconductor integrated circuit device 100 as the oscillation circuit, the loop conductor can be formed without increasing the man-hour by changing the mask pattern in the conductor pattern forming step for wiring in the manufacturing process.
  • the switch 7 is used to open or short the loop conductor 5.
  • a resistor is connected in parallel, and the loop conductor is adjusted as a variable resistor by adjusting the resistance value. You may adjust the induced current which flows into 5. With the above-described configuration, the inductance value of the variable inductor 1 can be adjusted with high accuracy.
  • the inductance value can be adjusted without increasing the area occupied by the variable inductor 1.
  • the loop conductor is not limited to the inner side of the spiral inductor, and may extend to the outer side or may be formed from the inner side to the outer side.
  • the matching state of the matching circuit can be adjusted, and the matching can be adjusted over a wide frequency band.
  • FIG. 4 is a schematic configuration diagram of a variable inductor according to the second embodiment.
  • FIG. 5A is a top view of the variable inductor 1
  • FIG. 5B is a cross-sectional view along AA.
  • the variable inductor 1 is mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including the transistor 20 or the capacitor 21 is mounted to constitute the semiconductor integrated circuit device 100 ( (Refer to Drawing 3 (a) and (b)).
  • a variable inductor is shown, and the other element regions are omitted.
  • FIG. 4 is a schematic configuration diagram of a variable inductor according to the second embodiment.
  • FIG. 5A is a top view of the variable inductor 1
  • FIG. 5B is a cross-sectional view along AA.
  • the variable inductor 1 is mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including the transistor 20 or the capacitor 21 is mounted to constitute the semiconductor integrated circuit device 100
  • the variable inductor 1 includes a spiral inductor 2 formed on the surface of a silicon substrate 4 as a semiconductor substrate and two loop conductors formed in a direction perpendicular to the spiral inductor 2, that is, a first and a first conductor.
  • Two loop conductors 5a and 5b and first and second switches 7a and 7b are used.
  • the first and second loop conductors 5a and 5b are formed along two opposite sides 2o1 and 2o2 on the outermost periphery of the spiral inductor 2.
  • Each loop conductor is the same as the loop conductor 5 of the first embodiment.
  • the variable inductor 1 has one similar loop conductor added to face each other.
  • each loop conductor is formed in the same manner and is configured using a switch, and one end of the first and second loop conductors 5a and 5b is opened or short-circuited by the first and second switches 7a and 7b. By doing so, the inductance value of the spiral inductor 2 can be changed. Since other configurations are the same as those of the variable inductor according to the first embodiment, description thereof is omitted here. The same symbols are assigned to the same parts.
  • variable inductor is provided with first and second loop conductors 5a and 5b, and the first and second switches 7a and 7b are turned on or off to form the first and second loop conductors 5a and 5b. One end of 6 is opened or short-circuited. Thereby, the variable inductor can adjust the induced current flowing through the first and second loop conductors 5a and 5b, and can change the inductance value of the spiral inductor 2.
  • the first loop conductor 5a and the second loop conductor 5b are provided for the spiral inductor 2 and the first switch 7a and the second switch 7b are turned on simultaneously, the first loop conductor 5a and the second loop conductor 5b are turned on. An induced current is generated in any of the two loop conductors 5b. As a result, the inductance value of the spiral inductor 2 can be changed greatly.
  • the first loop conductor 5a and the second loop conductor 5b can be formed vertically below the spiral inductor 2, respectively.
  • the variable width of the inductance value can be increased without increasing the area occupied by the surface of the semiconductor substrate of the inductor 1.
  • the semiconductor integrated circuit device 100 forms the first loop conductor 5 a and the second loop conductor 5 b in the direction perpendicular to the spiral inductor 2 below the spiral inductor 2, and A part of the inner layer conductor 6 constituting the loop conductor 5a is opened or short-circuited by turning on or off the first switch 7a, and a part of the inner layer conductor 6 constituting the second loop conductor 5b is second switch 7b.
  • the induced current generated in the first loop conductor 5a and second loop conductor 5b can be adjusted, consequently while downsizing the area occupied by the variable inductor 1 inductance Can be adjusted greatly.
  • the influence of the magnetic flux of the spiral inductor 2 varies depending on the arrangement location, so that the amount of adjustment of the inductance value of the variable inductor 1 is adjusted.
  • the arrangement positions of the first and second loop conductors 5a and 5b can be determined. For example, by forming the first and second loop conductors 5a and 5b directly below the conductor pattern (line) constituting the spiral inductor 2 or inside the conductor pattern, the area occupied by the variable inductor 1 is not increased. The inductance value can be adjusted.
  • the first and second switches 7a and 7b are used to open or short-circuit the first and second loop conductors 5a and 5b.
  • the parallel variable resistor As the parallel variable resistor, the induced current flowing in the first and second loop conductors 5a and 5b may be adjusted by adjusting the resistance value. For this reason, the inductance value of the variable inductor 1 can be adjusted with high accuracy.
  • FIG. 6 is a schematic configuration diagram of a variable inductor according to the third embodiment.
  • the variable inductor 1 is mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including a transistor 20 or a capacitor 21 is mounted to constitute a semiconductor integrated circuit device 100 (FIG. 3 (a) and (b)).
  • FIG. 6 shows the variable inductor, and the other element regions are omitted. As shown in FIG.
  • variable inductor 1 includes a spiral inductor 2 formed on the surface of a silicon substrate 4 as a semiconductor substrate and four loop conductors formed in a direction perpendicular to the spiral inductor 2, that is, first to The fourth loop conductors 5a to 5d and the first to fourth switches 7a to 7d are configured.
  • the first and second loop conductors 5a and 5b are formed along two opposite sides 2o1 and 2o2 on the outermost periphery of the spiral inductor 2.
  • the third and fourth loop conductors 5c and 5d are formed along another set of two sides 2o3 and 2o4 facing each other on the outermost periphery of the spiral inductor 2.
  • Each loop conductor is the same as the loop conductor 5 of the first embodiment, and is a variable inductor 1 in which one similar loop conductor is added to face each other.
  • Each loop conductor has the same shape and includes a switch 7.
  • the first to fourth switches 7a, 7b, 7c and 7d can change the inductance value of the spiral inductor 2 by opening or shorting one end of the first to fourth loop conductors 5a, 5b, 5c and 5d.
  • description thereof is omitted here. The same symbols are assigned to the same parts.
  • the spiral inductor 2 is formed along the outermost four sides 2 o 1, 2 o 2, 2 o 3 and 2 o 4 at the outer periphery.
  • the first to fourth loop conductors 5a, 5b, 5c, and 5d are provided so that the loop conductors are formed in a direction perpendicular to the four directions, and the first to fourth switches 7a, 7b, 7c, and 7d are provided, respectively. Since the induced current flowing through the four loop conductors can be adjusted because of turning ON or OFF by the above, the inductance value can be adjusted to be larger.
  • the first to fourth loop conductors 5a, 5b, 5c, and 5d are set to the widths of two opposing sides 2o1, 2o2, 2o3, and 2o4 on the outermost periphery of the spiral inductor 2. It is desirable to form them as equally as possible. This is to prevent leakage of magnetic flux. According to this configuration, the mutual inductance can be maximized and the adjustment range of the inductance can be increased.
  • the matching state of the matching circuit can be adjusted in a larger range, and matching can be adjusted in a wide frequency band.
  • FIG. 7 is a perspective view showing a loop conductor of the variable inductor according to the fourth embodiment
  • FIG. 8A is a top view
  • FIG. 8B is a cross-sectional view taken along line AA of FIG. 8A.
  • the number of turns of the loop conductor is one, but in this embodiment, the number of turns is three.
  • each loop is parallel to the three parallel aluminum layer patterns as the inner conductor 6 and the three parallel aluminum layer patterns as the back conductor 9, as in the first to third embodiments. 6 vertical conductors 8 and the loop conductor also forms a spiral loop.
  • the parallel three aluminum layer patterns as the inner layer conductor 6 are arranged on the lower layer side with the interlayer insulating film 3 interposed therebetween with respect to the surface conductor constituting the spiral inductor 2.
  • Three parallel aluminum layer patterns as the back conductor 9 are formed on the back surface of the silicon substrate 4.
  • Six parallel vertical conductors 8 are formed in through vias that penetrate the silicon substrate 4.
  • a switch (not shown) for opening or short-circuiting one end of the loop conductor is provided.
  • variable inductors of the first and second embodiments Since other configurations are the same as those of the variable inductors of the first and second embodiments, the description thereof is omitted here. The same symbols are assigned to the same parts.
  • variable inductor 1 is also mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including the transistor 20 or the capacitor 21 is mounted, as in the first embodiment, without increasing the occupation area.
  • semiconductor integrated circuit device 100 is configured, the adjustment can be performed more efficiently, the matching state of the matching circuit can be adjusted in a larger range, and the matching can be adjusted in a wide frequency band.
  • FIG. 9 is a perspective view showing a variable inductor according to the fifth embodiment
  • FIG. 10 (a) is a top view of the spiral inductor 2 of the variable inductor
  • FIG. 10 (b) is a top view of the loop conductor 5
  • FIG. 10 (c) is a cross-sectional view taken along the line AA in FIG.
  • the loop conductor is arranged perpendicular to the substrate surface.
  • the variable inductor of the present embodiment is parallel to the loop conductor 2 through the interlayer insulating film 3 along the spiral inductor 2. 15 was provided.
  • the loop conductor 15 is configured using the same pattern as that of the spiral inductor 2, and is formed in parallel via the interlayer insulating film 3. Therefore, there is almost no leakage of magnetic flux, and the mutual inductance can be increased because the distance between the loop conductor 15 and the spiral inductor 2 is close. Therefore, the adjustment range of the inductance can be maximized.
  • the loop conductor 15 has an aluminum layer pattern 6 s on the spiral as the inner layer conductor 6 disposed on the lower layer side in parallel with the surface conductor constituting the spiral inductor 2 via the interlayer insulating film 3. It is configured using.
  • the loop conductor 15 is configured using a planar pattern except that the aluminum layer pattern 6s of the inner layer conductor 6 is connected by the via 18 in order to form a loop, so that the manufacture is further facilitated.
  • the loop conductor may be a one-round loop.
  • variable inductors of the first to fourth embodiments Since other configurations are the same as those of the variable inductors of the first to fourth embodiments, description thereof is omitted here. The same symbols are assigned to the same parts.
  • variable inductor 1 is also mounted on a semiconductor integrated circuit substrate (silicon substrate 4) on which a CMOS semiconductor element including the transistor 20 or the capacitor 21 is mounted, as in the first embodiment, without increasing the occupation area.
  • the semiconductor integrated circuit device 100 is configured. For this reason, it can adjust more efficiently and can adjust the matching state of a matching circuit in a still larger range. Therefore, matching can be adjusted over a wide frequency band.
  • FIGS. 11A and 11B are top views and a cross-sectional view of a loop conductor as a modification of FIG. 10, a loop conductor having a plurality of loops, for example, three loops, to form a concentric body. You may comprise using. According to this configuration, since the pattern formation is completed by one layer, manufacturing is easy. Although a closed loop may be formed for each round, the pattern length for forming the closed loop for each round may be small, but the switch 7 needs to be formed for each loop.
  • FIG. 11B is a cross-sectional view taken along the line AA in FIG.
  • Modification 2 Furthermore, as a modification of the example in which the loop conductor having a plurality of loops constituting the concentric body shown in FIGS. 11A and 11B is shown in FIGS. As shown in the drawing and the cross-sectional view, the loop conductor 25 having two rounds may be formed using a two-layer structure. A switch 7 for opening or short-circuiting one end of the loop conductor is provided.
  • the loop conductor aluminum and gold are used as the loop conductor.
  • other metal conductors may be used, and the surface conductor or the back conductor is different from the conductor formed inside the via such as the through via.
  • the conductor material may be used.
  • variable inductance silicon substrate constituting the silicon device formed by integrating, in addition to the silicon substrate, a compound semiconductor device comprising a HEMT or HBT, GaAs devices, InP devices Alternatively, it can be integrated into a GaN device.
  • a conductive material that satisfies a predetermined condition including a work function may be used in addition to aluminum or gold, and a single layer metal or a multilayer metal may be used.
  • variable inductor for example, a loop conductor using a via including a through via penetrating a silicon substrate is formed in a vertical direction below the spiral inductor, and a part of the loop conductor is opened or short-circuited using a switch.
  • a switch By adjusting the induced current flowing in the loop conductor, it has the advantageous effect of making the inductance value variable, so that it can be used as a variable inductor in a matching circuit that has a small capacity and is difficult to adjust, such as a millimeter-wave band matching circuit. It is valid.
  • the variable inductor of the present invention can also be integrated into silicon devices including CMOS devices, compound semiconductor devices including HEMT or HBT, GaAs devices, InP devices, or GaN devices.

Abstract

　占有面積を大きくすることなく、インダクタンス値を変更できる可変インダクタを提供する。　本発明の可変インダクタ１は、スパイラルインダクタ２と、ループ導体５と、前記ループ導体５の一端を開放又は短絡するスイッチ７と、を含む可変インダクタであって、前記ループ導体５は前記スパイラルインダクタ２に対して垂直方向に形成され、前記スイッチ７により前記ループ導体５の一端を開放又は短絡することによって前記スパイラルインダクタ２のインダクタンス値を調整する。

Description

可変インダクタ及びこれを用いた半導体装置
　本発明は、可変インダクタ及びこれを用いた半導体装置に係り、例えばＣＭＯＳプロセスを用いて形成され、ミリ波帯を含む超高周波数帯において用いられる半導体装置において、整合回路を構成するインダクタのインダクタンス値を調整する技術に関するものである。
　ミリ波帯を用いた無線通信分野においてＣＭＯＳプロセスを用いたＭＭＩＣ（monolithic microwave integrated circuit）の開発が進められており、整合回路の集中定数化によるチップ面積の小型化も進められている。
　一般に、整合回路を集中定数化すると、インダクタンス又は容量の自己共振周波数によって、狭帯域化するという課題がある。
　集中定数化された素子を用いた整合回路では、狭帯域特性を改善するために、整合回路を可変にすることが一般的である。整合回路内の容量を可変とするためには、バラクタを用いるか、容量を並列化してスイッチのＯＮ又はＯＦＦによって制御することが考えられる。しかしながら、ミリ波帯ではバラクタ又はスイッチを用いることによって整合回路における損失が大きくなるという課題がある。
　このような課題を解決する方法として、例えばインダクタのインダクタンス値を調整する構成が提案されている（例えば特許文献１、特許文献２参照）。
　図１３は特許文献１に記載された可変インダクタの概略構成図である。図１３において、インダクタンス可変素子１０１は、渦巻き状のスパイラル電極１０２と、スパイラル電極１０２の周回部分を短絡することにより、入出力電極１０３、１０４間を流れる電流を、短絡させるためのスイッチ１０５、１０６とを有している。
　スイッチ１０５、１０６は、ゲート電極１０７、１０８と、ゲート電極１０７、１０８を挟んで形成された拡散領域１０９、１１０、１１１とを用いて構成されている。これらインダクタンス可変素子１０１、スイッチ１０５、１０６は、絶縁層１１２を介して、シリコン基板１１３上に形成されている。
　拡散領域１０９、１１０、１１１のそれぞれは、ｐ型不純物を熱拡散あるいはイオン打ち込みにより、ｎ型シリコン基板１１３表面に形成される。
　可変インダクタにおいては、インダクタンス値は入出力電極１０３、１０４の間のスパイラル電極１０２の長さによって決定される。可変インダクタは、スイッチ１０５をＯＮすることにより、入出力電極１０３、１０４間のスパイラル電極１０２の長さを短くでき、さらにスイッチ１０６をＯＮすることによって、スパイラル電極１０２の長さをさらに短くできる。
　また、図１４に、特許文献２に記載された可変インダクタの概略構成図を示す。図１４において、スパイラルコイル２０１、スパイラルコイルの第１層２０２、スパイラルコイルの第２層２０３、制御回路２０４、スイッチ２０５、シリコン基板２０６、周囲配線２０７、周囲配線の第１層２０８、周囲配線の第２層２０９を含む構成である。
　特許文献２の可変インダクタは以下のように構成される。スパイラルコイル２０１の周囲に周囲配線２０７を設け、周囲配線２０７の一端にスイッチ２０５を接続した構成において、制御回路２０４からの制御信号によってスイッチをＯＮ又はＯＦＦさせ、周囲配線２０７の一端を開放又は短絡させる。
　周囲配線２０７の一端を開放させた状態に比べて、周囲配線２０７の一端を短絡させた状態では、スパイラルコイル２０１において発生する磁束が周囲配線２０７を貫通することによって周囲配線２０７に誘導電流が流れ、スパイラルコイル２０１の磁束を打ち消し、スパイラルコイル２０１のインダクタンス値は低下する。すなわち、スイッチ２０５をＯＮ又はＯＦＦすることによって周囲配線２０７の一端を開放又は短絡し、インダクタンス値を可変とする。
日本国特許第３３１８０８６号公報 日本国特開２００８－１６７０３号公報
　上記特許文献１のインダクタ構成では、スイッチのＯＮ又はＯＦＦによってインダクタンス値を変更できるが、インダクタに直列にスイッチが配置されるため、ミリ波帯ではスイッチの影響によって損失が大きくなるという課題がある。
　また、上記特許文献２のようなインダクタ構成では、周囲配線２０７の状況によってインダクタンス値を変更できるが、インダクタンス値を変更するにはインダクタ周囲に配線領域が必要となり、インダクタの占める面積が大きくなるという課題がある。
　また、インダクタ周囲に周囲配線を設けることにより、インダクタの入出力ラインの下部が配線領域となるため、インダクタの入出力ラインが長くなり、損失が大きくなるという課題がある。
　本発明は、前記実情に鑑みてなされたものであり、インダクタの占有面積を拡大させずに、調整可能な周波数帯域が広く、損失の小さい可変インダクタ及びこれを用いた半導体装置を提供することを目的とする。
　本発明の可変インダクタは、半導体基板上に形成された、スパイラルインダクタと、ループ導体と、前記ループ導体の一端を開放又は短絡するスイッチと、を含む可変インダクタであって、前記ループ導体は前記スパイラルインダクタの下層に配置され、前記スイッチを用いて前記ループ導体の一端を開放又は短絡することによって、前記スパイラルインダクタのインダクタンス値を変更可能としたものである。
　上記構成によれば、可変インダクタの占有面積を拡大させずに、インダクタンス値を調整できる。
　また、本発明は、前記可変インダクタであって、前記ループ導体は前記スパイラルインダクタに対して垂直方向に形成されたものを含む。
　この構成によれば、ループ導体がスパイラルインダクタに対して垂直方向に形成されているため、占有面積を小さくでき、ＭＯＳＦＥＴを含むトランジスタを用いてスイッチを形成する場合にも、スパイラルインダクタの形成領域下に収めることが可能となる。
　また、本発明は、前記可変インダクタであって、前記スパイラルインダクタが、前記半導体基板の一表面に形成されており、前記ループ導体は、前記スパイラルインダクタより下層に形成された第１層導体と、前記第１層導体よりも下層に形成された第２層導体と、前記半導体基板の少なくとも一部を、前記表面に垂直な方向に形成されたビア内に形成され、前記第１及び第２層導体間を接続する垂直導体と、前記ループ導体の一端を開放又は短絡するためのスイッチと、を用いて構成される。
　上記構成によれば、ループ導体を半導体基板の一表面に対して垂直なループを構成することによって、半導体基板上における占有面積を拡大することなく、ループ面積を大きくとることができる。そして、ループ導体を流れる誘導電流により、結果的にスパイラルインダクタにより発生する磁束の影響を、より大きく受けられるため、可変インダクタのインダクタンス値を大きく変えることができる。また、発振回路としての半導体集積回路装置において、製造プロセスにおける配線のための導体パターン形成工程において、マスクパターンの変更によって、工数の増大なしにループ導体を形成できる。
　また、本発明は、前記可変インダクタであって、前記半導体基板はシリコン基板であり、前記スパイラルインダクタは、前記シリコン基板の最表層に形成された表面導体において構成され、前記第１の導体は、前記表面導体に対し、層間絶縁膜を介して下層側に配置された内層導体であり、前記第２の導体は、前記シリコン基板の裏面に形成された裏面導体であり、前記ループ導体は、前記内層導体と、前記シリコン基板を貫通する貫通ビア内に形成された垂直導体と、前記裏面導体と、前記ループ導体の一端を開放又は短絡するためのスイッチとを含む。
　上記構成によれば、ループ導体のループ面積を大きくとることができ、結果的にスパイラルインダクタにおいて発生する磁束の影響をより大きく受けるため、可変インダクタのインダクタンス値の可変範囲を大きくできる。また裏面導体を用いているため、より大きなループを形成でき、インダクタンス値の可変範囲を広くできる。
　また、本発明は、前記可変インダクタであって、前記ループ導体は、前記スパイラルインダクタを構成する最外周ラインにより囲まれた領域下、あるいは内側に配置される。
　上記構成によれば、ループ導体に起因する占有面積の増大なしに、前記可変インダクタのインダクタンスを効率よく変更できる。
　また、本発明は、前記可変インダクタであって、前記スイッチは、前記ループ導体の一端に接続された可変抵抗を含み、前記可変抵抗の抵抗値を調整することにより、スパイラルインダクタのインダクタンス値を調整する。
　上記構成によれば、ループ導体に接続された可変抵抗の抵抗値を調整することによって、ループ導体に流れる誘起電流量を調整でき、結果的に可変インダクタのインダクタンス値を精度良く調整できる。
　また、本発明は、前記可変インダクタであって、前記スパイラルインダクタの下部に、前記ループ導体が複数設けられるものを含む。
　上記構成によれば、複数のループ導体に流れる誘起電流量をそれぞれ調整できるため、結果として可変インダクタのインダクタンス値を精度良く調整でき、かつ調整範囲を大きくできる。
　また、本発明は、前記可変インダクタであって、前記ループ導体は、前記スパイラルインダクタの形成された前記半導体基板の表面に垂直な方向において複数回巻回されたスパイラル状であり、前記スイッチは、前記ループ導体の一端を開放又は短絡することによって前記ループ導体の巻数が変更可能に構成される。
　上記構成によれば、複数のループ導体に流れる誘起電流量をそれぞれ調整できるため、結果として可変インダクタのインダクタンス値を精度良く調整でき、かつ調整範囲を大きくできる。また、ループの巻回回数を大きくすることによって、誘導電流の変化による磁束変化を拡大でき、インダクタンスの調整範囲を増大できる。
　また、本発明の半導体装置は、前記可変インダクタを含む構成である。
　このような構成とすることによって、発振回路等のＣＭＯＳ回路を構成する半導体基板上において可変インダクタを構成できるため、整合回路等に用いることにより高周波回路の周波数を調整できる。
　本発明の可変インダクタによれば、シリコン基板を貫通する貫通ビア等を用いたループ導体を、スパイラルインダクタの下層にループ導体を配置し、スイッチによりループ導体の一端を開放又は短絡することによって、ループ導体に流れる誘起電流を調整する。これにより高周波数帯域において、インダクタンス値を効率よく変更できる。従って、ミリ波帯のように、広帯域において整合を調整する必要がある場合に用いる可変整合回路を構成できる。
本発明の実施の形態１に係る可変インダクタの概略構成図 本発明の実施の形態１に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ－Ａ断面図、（ｃ）は（ａ）のＢ－Ｂ断面図 本発明の実施の形態１に係る可変インダクタを用いた半導体装置を示す図、（ａ）は等価回路、（ｂ）は概略ブロック図 本発明の実施の形態２に係る可変インダクタの概略構成図 本発明の実施の形態２に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は断面図 本発明の実施の形態３に係る可変インダクタの上面図 本発明の実施の形態４に係る可変インダクタのループ導体を示す斜視図 本発明の実施の形態４に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ－Ａ断面図 本発明の実施の形態５に係る可変インダクタのループ導体を示す斜視図 本発明の実施の形態５に係る可変インダクタを示す図、（ａ）は可変インダクタのスパイラルインダクタ２の上面図、（ｂ）はループ導体の上面図、（ｃ）は（ａ）のＡ－Ａ断面図 本発明の実施の形態５の変形例１に係る可変インダクタのループ導体を示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ－Ａ断面図 本発明の実施の形態５の変形例２に係る可変インダクタのループ導体を示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ－Ａ断面図 従来の可変インダクタの概略構成図 従来の可変インダクタの概略構成図
　以下、本発明の実施の形態について、図面を用いて説明する。
（実施の形態１）
　次に、本発明の実施の形態１について図面を参照しつつ説明する。
　図１は実施の形態１に係る可変インダクタの概略構成図である。図２（ａ）は可変インダクタ１の上面図、図２（ｂ）はＡ－Ａ断面図、図２（ｃ）はＢ－Ｂ断面図である。図３は可変インダクタ１を含む半導体集積回路装置１００の概略構成図であり、図３（ａ）は半導体集積回路装置１００の等価回路を示す図、図３（ｂ）は半導体集積回路装置１００の概略ブロック図である。
　可変インダクタ１は、図３（ａ）及び（ｂ）に示すようにトランジスタ２０、又は、キャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する。図１及び図２（ａ）乃至（ｃ）では可変インダクタについて示し、他の素子領域については省略する。
　可変インダクタ１は、図１及び図２に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成されたループ導体５と、スイッチ７とを含む構成であり、スイッチ７によりループ導体５の一端を開放又は短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とする。
　なお、可変インダクタ１の占有面積とは、図２（ａ）のループ導体５とスイッチ７とでしめされた領域であり、シリコン基板４表面に対しての面積である。
　スパイラルインダクタ２は、半導体基板としてのシリコン基板４の表面に層間絶縁膜３を介して最表層に形成されたスパイラル状の金層パターンを用いた表面導体によって構成されている。
　ループ導体５は、内層導体６としてのアルミニウム層パターンと、裏面導体９としてのアルミニウム層パターンと、垂直導体８と、スイッチ７とを用いて構成される。
　なお、図１におけるスイッチ７と内層導体６としてのアルミニウム層パターンとの配置関係は、図の記載を簡略化している。より詳しい配置関係は、図２（ｂ）及び（ｃ）に示す。
　内層導体６としてのアルミニウム層パターンは、表面導体に対し、層間絶縁膜３を介して下層側に配置される。裏面導体９としてのアルミニウム層パターンは、シリコン基板４の裏面に形成される。垂直導体８は、シリコン基板４を貫通する貫通ビア８ｖ内に形成される。スイッチ７は、ループ導体の一端を開放又は短絡する。
　スイッチ７は、図２（ｃ）に示すように、ゲート電極７Ｇとゲート電極７Ｇを挟んで形成されたソース領域７Ｓ及びドレイン領域７Ｄとによって形成される。なお、ソース領域７Ｓ及びドレイン領域７Ｄが、ループ導体５に接続され、ループ導体５の一端を開放する、又は短絡する。
　上記の構成をもつ可変インダクタを用いて、発振回路としての半導体集積回路装置の整合を調整する動作を以下に説明する。
　可変インダクタ１は、層間絶縁膜３内に形成されたスパイラルインダクタ２と層間絶縁膜３とシリコン基板４内に構成されたループ導体５とを含む構成である。スパイラルインダクタ２は導体損を小さくするため、一般的なＣＭＯＳプロセスにおけるトップメタルである金層パターンを用いて構成される。
　ループ導体５は、層間絶縁膜３の内部配線である内層導体６と、層間絶縁膜３とシリコン基板４を貫通する貫通ビア８ｖに形成された垂直導体８と、シリコン基板４の裏面に配置される裏面導体９と、を用いて環状の導体を形成する。また、ループ導体５は、内層導体からなるループ導体５の一部をスイッチ７により開放又は短絡できる。これらの各導体はアルミニウムを含む導体により形成される。
　ループ導体５は、スイッチ７を開放した場合には、スパイラルインダクタ２において発生する磁束がループ導体５の内側を貫いてもループ導体５に誘起電流が生じないためスパイラルインダクタ２のインダクタンス値は変わらない。
　ループ導体５は、スイッチ７を短絡した場合、閉ループとなる。このため、スパイラルインダクタ２において発生した磁束がループ導体５を貫くために、ループ導体５に誘起電流が流れ、スパイラルインダクタ２の磁束を打ち消すような磁束が発生する。そのため、スパイラルインダクタ２のインダクタンス値は減少する。
　スイッチ７の開放又は短絡を制御することによって、ループ導体５に発生する誘起電流を調整し、スパイラルインダクタ２のインダクタンス値を調整できる。
　次に、スパイラルインダクタ２とループ導体５との位置関係について説明する。図２は可変インダクタ１の上面図（ａ）、及びＡ－Ａにおける断面図（ｂ）をそれぞれ示す。ループ導体５はスパイラルインダクタ２の構成するライン下部に位置しており、ループ導体５を構成する内層導体６はスパイラルインダクタ２において使用する配線層より下部の配線層において構成されている。
　また、スイッチ７はトランジスタを用いて構成される。一般的なシリコン基板４上面（シリコン基板４と層間絶縁膜３の間）において構成され、内層導体６とスイッチ７は層間絶縁膜３内に形成されるビアにより接続される。ループ導体５を構成するために貫通ビア８ｖを用いているが、貫通ビア８ｖを用いずに、ループ導体５を層間絶縁膜３内において形成できる。
　しかしながら、一般的なＣＭＯＳプロセスにおける層間膜厚は数μｍ程度と薄いため、ループ導体５の高さ方向の長さを十分に取ることが困難であり、ループ導体５により囲まれる面積が小さくなる。このため、スパイラルインダクタ２の磁束の影響を受けにくくなるので、インダクタンス値の調整幅も小さくなる。したがって、ループ導体５の形成では、貫通ビア８ｖを用いることが望ましい。
　以上のような構成によって、スパイラルインダクタ２のインダクタンス値を調整するループ導体５をスパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向に配置することによって、可変インダクタ１とした場合の占有面積を拡大することなくインダクタンス値を調整でき、またスパイラルインダクタ２の入出力ラインを必要以上に伸ばす必要がなくなり、インダクタとしての損失を少なくできる。
　次に、図３に可変インダクタ１を含む半導体集積回路装置１００の概略構成図を示す。（ａ）は半導体集積回路装置１００の等価回路の一例、（ｂ）は半導体集積回路装置１００の概略ブロック図である。図３（ａ）及び（ｂ）に示すように、半導体集積回路装置１００は可変インダクタ１の他に、トランジスタ２０、キャパシタ２１を含む構成であり、可変インダクタ１の周囲にはその他の素子が近接して配置されることが一般的である。
　図３の構成においても、ループ導体５をスパイラルインダクタ２の下部又は内側に配置することによって、トランジスタ２０又はキャパシタ２１への影響を低減できる。これに対し、ループ導体５をスパイラルインダクタ２の下部より外側に配置する場合、スパイラルインダクタ２の占有面積が増大し、更に、トランジスタ２０又はキャパシタ２１に与える影響が大きくなる。
　以上のように、本実施の形態によれば、スパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向にループ導体５を形成し、ループ導体５を構成する内層導体６の一部をスイッチ７のＯＮ又はＯＦＦによって開放又は短絡を制御するため、ループ導体５において発生する誘起電流を調整できる。その結果、可変インダクタ１の占有面積を小型化しながらインダクタンス値を調整できる。
　さらに、ループ導体５のサイズは、スパイラルインダクタ２のサイズに影響なく変更できるため、例えば内層導体６あるいは裏面導体９のパターン長を伸縮することによって、ループ導体５の周囲長（ループ導体５により囲まれる領域の面積）を調整できる。
　また、貫通ビアではなく、所望の深さまでビアを形成することにより、貫通ビア８ｖ内の垂直導体８の長さの調整でき、ループ導体５の周囲長（ループ導体５により囲まれる領域の面積）を調整できる。なお、中間層までのビアによりループ導体を形成できるが、ループ内面積が小さくなるため、相互インダクタンスは小さくなり、インダクタンスの調整範囲は小さくなる。
　本実施の形態によれば、可変インダクタ１のインダクタンス値の調整量に合わせて、ループ導体５の形状を決定できる。
　さらに、ループ導体５をスパイラルインダクタ２の下部に配置する場合には、配置する場所によってスパイラルインダクタ２の磁束の影響が変わるため、可変インダクタ１のインダクタンス値の調整量に合わせて、ループ導体５の配置位置を決定できる。
　半導体集積回路装置１００の製造プロセスにおける配線のための導体パターン形成工程において、表面導体及び裏面導体の形成のためのマスクパターンを変更することによって、工数の増大なしにループ導体を形成できる。あるいは貫通ビアを形成する工程についても、半導体集積回路装置１００において貫通ビアを形成する場合には同一プロセスによって形成すればよい。
　あるいは途中工程において貫通ビアが形成される場合は、後続工程において、貫通ビア内に形成された垂直導体に接続するビアを更に形成し、垂直方向に接続してもよい。
　以上のように、本実施の形態によれば、ループ導体を半導体基板の一表面に対して垂直なループを構成することによって、半導体基板上における占有面積を増大することなく、ループ面積を大きくとることができる。
　そして、ループ導体を流れる誘導電流により、スパイラルインダクタにおいて発生する磁束の影響を、より大きく受けられるため、可変インダクタのインダクタンス値を大きく変えることができる。また、発振回路としての半導体集積回路装置１００において、製造プロセスにおける配線のための導体パターン形成工程において、マスクパターンの変更によって工数の増大なしにループ導体を形成できる。
　なお、本実施の形態では、ループ導体５を開放又は短絡するためにスイッチ７を用いているが、例えばスイッチ７に代えて、抵抗を並列接続し、可変抵抗として、抵抗値の調整によってループ導体５に流れる誘起電流を調整しても良い。前述の構成によって、可変インダクタ１のインダクタンス値を精度良く調整できる。
　また、前述したように、ループ導体５を、スパイラルインダクタ２を構成するライン直下又はライン直下より内側に形成することによって、可変インダクタ１の占有面積を拡大することなく、インダクタンス値を調整できる。
　しかしながら、ループ導体は、スパイラルインダクタの内側に限定されることなく外側にはみ出してもよいし、内側から外側にわたって形成されてもよい。
　また、本実施の形態において説明した可変インダクタを高周波回路の整合回路に用いることによって、整合回路の整合状態を調整でき、広い周波数帯にわたって整合を調整できる。
（実施の形態２）
　次に、本発明の実施の形態２について図面を参照しつつ説明する。
　図４は実施の形態２に係る可変インダクタの概略構成図である。図５（ａ）は可変インダクタ１の上面図、図５（ｂ）はＡ－Ａ断面図である。
　可変インダクタ１は、前記実施の形態１と同様、トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する(図３（ａ）及び（ｂ）参照)。ここでは可変インダクタについて示し、他の素子領域については省略する。
　可変インダクタ１は、図５に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成された２つのループ導体すなわち第１及び第２のループ導体５ａ、５ｂと、第１及び第２のスイッチ７ａ，７ｂとを用いて構成される。
　第１及び第２のループ導体５ａ、５ｂは、スパイラルインダクタ２の最外周の相対向する２辺２ｏ１，２ｏ２に沿って形成される。それぞれのループ導体は前記実施の形態１のループ導体５と同様である。可変インダクタ１は、相対向して同様のループ導体が一つ追加されている。
　可変インダクタ１は、各ループ導体は同様に形成され、それぞれスイッチを用いて構成され、第１及び第２のスイッチ７ａ、７ｂにより第１及び第２のループ導体５ａ、５ｂの一端を開放又は短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とする。
　その他の構成は実施の形態１の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付す。
　以下、可変インダクタの動作について説明する。基本的な動作は実施の形態１において説明したとおりであるため省略する。可変インダクタは、第１及び第２のループ導体５ａ、５ｂを設け、第１及び第２のスイッチ７ａ、７ｂをＯＮ又はＯＦＦさせて第１及び第２のループ導体５ａ、５ｂを構成する内層導体６の一端を開放又は短絡する。これにより、可変インダクタは、第１及び第２のループ導体５ａ、５ｂに流れる誘起電流を調整でき、スパイラルインダクタ２のインダクタンス値を変更できる。
　すなわち、スパイラルインダクタ２に対して、第１のループ導体５ａと第２のループ導体５ｂを設け、第１のスイッチ７ａと第２のスイッチ７ｂを同時にＯＮすれば、第１のループ導体５ａと第２のループ導体５ｂのいずれにも誘起電流が生じる。その結果、スパイラルインダクタ２のインダクタンス値を大きく変えることができる。
　この構成においても、図５（ａ）及び図５（ｂ）に示すように、第１のループ導体５ａ及び第２のループ導体５ｂをそれぞれスパイラルインダクタ２の下部に垂直方向に形成できるため、可変インダクタ１の半導体基板の一表面における占有面積を大きくすることなく、インダクタンス値の可変幅を大きくできる。
　本実施の形態によれば、半導体集積回路装置１００は、スパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向に第１のループ導体５ａ及び第２のループ導体５ｂを形成し、第１のループ導体５ａを構成する内層導体６の一部を第１のスイッチ７ａのＯＮ又はＯＦＦによって開放又は短絡し、第２のループ導体５ｂを構成する内層導体６の一部を第２のスイッチ７ｂのＯＮ又はＯＦＦによって開放又は短絡を制御するため、第１のループ導体５ａ及び第２のループ導体５ｂにおいて発生する誘起電流を調整でき、結果的に可変インダクタ１の占有面積を小型化しながらインダクタンス値を大きく調整できる。
　第１及び第２のループ導体５ａ及び５ｂをスパイラルインダクタ２の下部に配置する場合に、配置する場所によってスパイラルインダクタ２の磁束の影響が変わるため、可変インダクタ１のインダクタンス値の調整量に合わせて、第１及び第２のループ導体５ａ及び５ｂの配置位置を決定できる。例えば、第１及び第２のループ導体５ａ及び５ｂを、スパイラルインダクタ２を構成する導体パターン（ライン）直下又は導体パターン直下より内側に形成することによって、可変インダクタ１の占有面積を大きくすることなく、インダクタンス値を調整できる。
　なお、本実施の形態では、第１及び第２のループ導体５ａ及び５ｂを開放又は短絡するために第１及び第２のスイッチ７ａ及び７ｂを用いているが、例えばスイッチに代えて、抵抗を並列化した可変抵抗として、抵抗値の調整によって、第１及び第２のループ導体５ａ及び５ｂに流れる誘起電流を調整しても良い。このため、可変インダクタ１のインダクタンス値を精度良く調整できる。
（実施の形態３）
　次に、本発明の実施の形態３について図面を参照しつつ説明する。図６は実施の形態３に係る可変インダクタの概略構成図である。
　可変インダクタ１は、実施の形態１と同様、トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する(図３（ａ）及び（ｂ）参照)。図６では、可変インダクタについて示し、他の素子領域については省略する。
　可変インダクタ１は、図６に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成された４つのループ導体、すなわち第１乃至第４のループ導体５ａ乃至５ｄと、第１乃至第４のスイッチ７ａ乃至７ｄとを用いて構成される。
　第１及び第２のループ導体５ａ、５ｂは、スパイラルインダクタ２の最外周の相対向する２辺２ｏ１，２ｏ２に沿って形成される。また第３及び第４のループ導体５ｃ、５ｄは、スパイラルインダクタ２の最外周の相対向するもう１組の２辺２ｏ３，２ｏ４に沿って形成される。
　それぞれのループ導体は前記実施の形態１のループ導体５と同様であり、相対向して同様のループ導体が一つ追加された可変インダクタ１である。各ループ導体は、同じ形状であり、それぞれにスイッチ７を含む構成である。第１乃至第４のスイッチ７ａ、７ｂ、７ｃ、７ｄが、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄの一端を開放又は短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とする。
　その他の構成は実施の形態１及び２の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付す。
　図６に示すように、スパイラルインダクタ２の下部の最外周の４辺２ｏ１，２ｏ２，２ｏ３，２ｏ４に沿って形成される。４方向に対して、垂直方向にループ導体が形成されるよう、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄを設け、それぞれ第１乃至第４のスイッチ７ａ、７ｂ、７ｃ、７ｄによりＯＮ又はＯＦＦするため、４つのループ導体に流れる誘起電流を調整できるため、インダクタンス値をより大きく調整できる。
　なお、本実施の形態の構成では、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄをスパイラルインダクタ２の最外周の相対向する２組の辺２ｏ１，２ｏ２、２ｏ３，２ｏ４の幅になるべく等しく形成するのが望ましい。これは磁束の漏れを防ぐためであり、この構成によれば、相互インダクタンスを最大限に大きく出来、インダクタンスの調整範囲を大きく出来る。
　また、本実施の形態において説明した可変インダクタを高周波回路の整合回路に用いることにより、整合回路の整合状態をさらに大きな範囲において調整でき、広い周波数帯において整合を調整できる。
（実施の形態４）
　次に、本発明の実施の形態４について図面を参照しつつ説明する。
　図７は実施の形態４に係る可変インダクタのループ導体を示す斜視図、図８（ａ）は上面図、図８（ｂ）は図８（ａ）のＡ－Ａ断面図である。
　前記実施の形態１乃至３ではループ導体は、巻き数１回であったが、本実施の形態では、巻き数を３回にする。
　この構成においても、各ループは前記実施の形態１乃至３と同様に、内層導体６としての平行な３本のアルミニウム層パターンと、裏面導体９としての平行な３本のアルミニウム層パターンと、平行な６本の垂直導体８と、を含む構成であり、ループ導体もスパイラル状のループを構成している。
　内層導体６としての平行な３本のアルミニウム層パターンは、スパイラルインダクタ２を構成する表面導体に対し、層間絶縁膜３を介して下層側に配置される。裏面導体９としての平行な３本のアルミニウム層パターンは、シリコン基板４の裏面に形成される。平行な６本の垂直導体８は、シリコン基板４を貫通する貫通ビア内に形成される。
　そしてループ導体の一端を開放又は短絡するためのスイッチ（図示せず）が設けられている。
　その他の構成は実施の形態１及び２の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付す。
　可変インダクタ１についても、占有面積の増大を招くことなく、前記実施の形態１と同様トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成するが、より、効率よく調整が可能となり、整合回路の整合状態をさらに大きな範囲において調整でき、広い周波数帯において整合を調整できる。
（実施の形態５）
　次に、本発明の実施の形態５について図面を参照しつつ説明する。
　図９は実施の形態５に係る可変インダクタを示す斜視図、図１０（ａ）は可変インダクタのスパイラルインダクタ２の上面図、図１０（ｂ）はループ導体５の上面図、図１０（ｃ）は、（ａ）のＡ－Ａ断面図である。
　前記実施の形態１乃至４ではループ導体は、基板表面に対して垂直に配されたが、本実施の形態の可変インダクタは、スパイラルインダクタ２に沿って層間絶縁膜３を介して平行にループ導体１５を設けた。
　ループ導体１５は、スパイラルインダクタ２と同様のパターンを用いて構成され、層間絶縁膜３を介して平行に形成されている。したがって磁束の漏れはほとんどなく、しかもループ導体１５と、スパイラルインダクタ２との相互の距離は近接しているため相互インダクタンスを大きくできる。したがってインダクタンスの調整範囲を最大限に大きく出来る。
　この構成においては、ループ導体１５は、スパイラルインダクタ２を構成する表面導体に対し、層間絶縁膜３を介して平行に、下層側に配置された内層導体６としてのスパイラル上のアルミニウム層パターン６ｓを用いて構成されている。
　この構成によれば、ループ導体１５は、ループを形成するためにビア１８によって内層導体６のアルミニウム層パターン６ｓを接続する以外は、平面パターンを用いて構成されるため、製造がさらに容易となる。なおループ導体は１周のループであってもよい。
　その他の構成は実施の形態１乃至４の可変インダクタと同じであるためここでは説明を省略する。同一部位には同一符号を付した。
　可変インダクタ１についても、占有面積の増大を招くことなく、前記実施の形態１と同様トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する。このため、より効率よく調整でき、整合回路の整合状態をさらに大きな範囲において調整できる。従って、広い周波数帯にわたって整合を調整できる。
（変形例１）
　また、図１１（ａ）及び（ｂ）に図１０の変形例としてループ導体の上面図及び断面図を示すように、同心体を構成するように複数周、例えば３周のループを持つループ導体を用いて構成しても良い。この構成によればパターン形成が１つの層により完了するため、製造が容易である。１周ごとに閉ループを形成してもよいが、１周ごとに閉ループを形成するパターン長は少なくてすむが、スイッチ７を１ループ毎に形成する必要がある。図１１（ｂ）は図１１（ａ）のＡ－Ａ断面図である。
（変形例２）
　さらにまた、図１２（ａ）及び（ｂ）に図１１（ａ）及び（ｂ）に示した同心体を構成する複数周のループを持つループ導体を構成した例の変形例としてループ導体の上面図及び断面図を示すように、２層構造を用いて２周のループ導体２５を形成してもよい。
　そしてループ導体の一端を開放又は短絡するためのスイッチ７が設けられている。
　なお、上述した実施の形態では、ループ導体としては、アルミニウム及び金を用いたが、他の金属導体でもよく、表面導体あるいは裏面導体と、貫通ビアなどのビア内側に形成される導体とは別の導体材料を用いてもよい。
　また、前記実施の形態では、シリコンデバイスを構成するシリコン基板に可変インダクタンスを集積化して形成した例について説明したが、シリコン基板以外にも、ＨＥＭＴ又はＨＢＴを含む化合物半導体デバイス、ＧａＡｓデバイス、ＩｎＰデバイス、又はＧａＮデバイスにも集積化可能である。化合物半導体デバイスでは、アルミニウム又は金以外にも、仕事関数を含む所定の条件を満たす導体材料を用いればよく、単層金属あるいは多層金属を用いてもよい。
　なお、本出願は、２０１１年３月２９日出願の日本特許出願（特願２０１１－０７３４４５）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明に係る可変インダクタは、例えばシリコン基板を貫通する貫通ビアを含むビアを用いたループ導体をスパイラルインダクタの下部に垂直方向に形成し、ループ導体の一部をスイッチを用いて開放又は短絡してループ導体に流れる誘起電流を調整することによって、インダクタンス値を可変に出来るという有利な効果を有するため、ミリ波帯の整合回路のように、容量が小さく、調整が難しい整合回路における可変インダクタとして有効である。
　本発明の可変インダクタは、ＣＭＯＳデバイスを含むシリコンデバイス、ＨＥＭＴ又はＨＢＴを含む化合物半導体デバイス、ＧａＡｓデバイス、ＩｎＰデバイス又はＧａＮデバイスにも集積化可能である。
１　可変インダクタ
２　スパイラルインダクタ
３　層間絶縁膜
４　シリコン基板
５，５ｓ、１５，２５　ループ導体
５ａ　第１のループ導体
５ｂ　第２のループ導体
５ｃ　第３のループ導体
５ｄ　第４のループ導体
６　内層導体
７　スイッチ
７Ｇ　ゲート電極
７Ｓ　ソース領域
７Ｄ　ドレイン領域
７ａ　第１のスイッチ
７ｂ　第２のスイッチ
７ｃ　第３のスイッチ
７ｄ　第４のスイッチ
８　垂直導体
８ｖ　貫通ビア
９　裏面導体
１８　ビア
２０　トランジスタ
２１　キャパシタ
１００　半導体集積回路装置
１０１　インダクタンス可変素子
１０２　スパイラル電極
１０３、１０４　入出力電極
１０５、１０６　スイッチ
１０７、１０８　ゲート電極
１０９、１１０、１１１　拡散領域
１１２　絶縁層
１１３　Ｓｉ基板
２０１　スパイラルコイル
２０２　スパイラルコイルの第１層
２０３　スパイラルコイルの第２層
２０４　制御回路
２０５　スイッチ
２０６　シリコン基板
２０７　周囲配線
２０８　周囲配線の第１層
２０９　周囲配線の第２層

Claims (9)

  1. 　半導体基板上に形成されたスパイラルインダクタと、ループ導体と、前記ループ導体の一端を開放又は短絡するスイッチと、を含む可変インダクタであって、
    　前記ループ導体は前記スパイラルインダクタの下層に配置され、
    　前記スイッチを用いて前記ループ導体の一端を開放又は短絡することによって、前記スパイラルインダクタのインダクタンス値を変更する可変インダクタ。
  2. 　請求項１に記載の可変インダクタであって、
    　前記ループ導体は前記スパイラルインダクタに対して垂直方向に形成された可変インダクタ。
  3. 　請求項２に記載の可変インダクタであって、
    　前記スパイラルインダクタは前記半導体基板の一表面に形成されており、
    　前記ループ導体は、
    　前記スパイラルインダクタより下層に形成された第１層導体と、
    　前記第１層導体よりも下層に形成された第２層導体と、
    　前記半導体基板の少なくとも一部を、前記一表面に垂直な方向に形成されたビア内に形成され、前記第１及び第２層導体間を接続する垂直導体と、
    　前記ループ導体の一端を開放又は短絡するためのスイッチと、
    を含む可変インダクタ。
  4. 　請求項３に記載の可変インダクタであって、
    　前記半導体基板はシリコン基板であり、
    　前記スパイラルインダクタは、前記シリコン基板の最表層に形成された表面導体によって構成され、
    　前記第１の導体は、前記表面導体に対し、層間絶縁膜を介して下層側に配置された内層導体であり、
    　前記第２の導体は、前記シリコン基板の裏面に形成された裏面導体であり、
    　前記ループ導体は、
    　前記内層導体と、
    　前記シリコン基板を貫通する貫通ビア内に形成された垂直導体と、
    　前記裏面導体と、
    　前記ループ導体の一端を開放又は短絡するためのスイッチと、
    を含む可変インダクタ。
  5. 　請求項１乃至４のうちいずれか１項に記載の可変インダクタであって、
    　前記ループ導体は、前記スパイラルインダクタを構成する最外周ラインにより囲まれた領域下、あるいは内側に配置される可変インダクタ。
  6. 　請求項１乃至５のうちいずれか１項に記載の可変インダクタであって、
    　前記スイッチは、前記ループ導体の一端に接続された可変抵抗を含み、前記可変抵抗の抵抗値を調整することにより、スパイラルインダクタのインダクタンス値を調整する可変インダクタ。
  7. 　請求項１乃至６のうちいずれか１項に記載の可変インダクタであって、
    　前記スパイラルインダクタの下部に、前記ループ導体が複数設けられた可変インダクタ。
  8. 　請求項１乃至７のうちいずれか１項に記載の可変インダクタであって、
    　前記ループ導体は、前記スパイラルインダクタの形成された前記半導体基板の表面に垂直な方向において複数回巻回されたスパイラル状であり、
    　前記スイッチは、前記ループ導体の一端を開放又は短絡することによって、前記ループ導体の巻数が変更する可変インダクタ。
  9. 　請求項１乃至８のうちいずれか１項に記載の可変インダクタを含む半導体装置。
PCT/JP2012/000497 2011-03-29 2012-01-26 可変インダクタ及びこれを用いた半導体装置 WO2012132179A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/814,871 US9324778B2 (en) 2011-03-29 2012-01-26 Variable inductor and semiconductor device using same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-073445 2011-03-29
JP2011073445A JP5767495B2 (ja) 2011-03-29 2011-03-29 可変インダクタ及びこれを用いた半導体装置

Publications (1)

Publication Number Publication Date
WO2012132179A1 true WO2012132179A1 (ja) 2012-10-04

Family

ID=46929976

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/000497 WO2012132179A1 (ja) 2011-03-29 2012-01-26 可変インダクタ及びこれを用いた半導体装置

Country Status (3)

Country Link
US (1) US9324778B2 (ja)
JP (1) JP5767495B2 (ja)
WO (1) WO2012132179A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400821B (zh) * 2013-08-13 2016-02-10 江阴长电先进封装有限公司 一种表面贴装电感器件及其晶圆级制作方法
US9607942B2 (en) * 2013-10-18 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with patterned ground shielding
US20160284461A1 (en) * 2015-03-28 2016-09-29 Intel IP Corporation Tuning inductance ratio of a passive device
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
MY176382A (en) * 2016-08-22 2020-08-04 Univ Sains Malaysia Monolithic on-chip fine tune spiral inductor device
US10256187B2 (en) * 2017-05-15 2019-04-09 Win Semiconductors Corp. Semiconductor device with slotted backside metal for improving Q factor
US10361154B2 (en) * 2017-12-20 2019-07-23 National Chung Shan Institute Of Science And Technology Variable inductor and integrated circuit using the variable inductor
TWI666662B (zh) * 2018-06-20 2019-07-21 瑞昱半導體股份有限公司 可變電感裝置
US11025231B1 (en) * 2020-04-16 2021-06-01 Silicon Laboratories Inc. Providing a programmable inductor to enable wide tuning range

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142258A (ja) * 1993-11-17 1995-06-02 Takeshi Ikeda インダクタンス可変素子
JPH0845744A (ja) * 1994-07-29 1996-02-16 Takeshi Ikeda インダクタンス可変素子
JPH08162331A (ja) * 1994-12-05 1996-06-21 Hitachi Ltd 可変インダクタ及びそれを用いた半導体集積回路
JP2002280222A (ja) * 2001-03-19 2002-09-27 Internatl Business Mach Corp <Ibm> 集積化可変インダクタ，インダクタ／バラクタ同調回路
JP2006032579A (ja) * 2004-07-14 2006-02-02 Ricoh Co Ltd 可変インダクタ
JP2006245455A (ja) * 2005-03-07 2006-09-14 Ricoh Co Ltd 可変インダクタ
JP2007005498A (ja) * 2005-06-22 2007-01-11 Ricoh Co Ltd 可変インダクタおよびその製造方法
JP2008016703A (ja) * 2006-07-07 2008-01-24 Sony Corp 可変インダクタ及びこれを用いた半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62274708A (ja) * 1984-11-23 1987-11-28 ロイヤル　メルボルン　インスチテユ−ト　オブ　テクノロジ−　リミテツド 電気的に可変なインダクタ
TW262595B (ja) * 1993-11-17 1995-11-11 Ikeda Takeshi
US6800533B1 (en) * 2000-03-06 2004-10-05 Chartered Semiconductor Manufacturing Ltd. Integrated vertical spiral inductor on semiconductor material
JP2005347286A (ja) * 2002-05-29 2005-12-15 Ajinomoto Co Inc コイル内蔵多層基板、半導体チップ、及びそれらの製造方法
KR100466542B1 (ko) * 2002-11-13 2005-01-15 한국전자통신연구원 적층형 가변 인덕터
KR100685877B1 (ko) * 2004-12-29 2007-02-23 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100716848B1 (ko) * 2005-10-17 2007-05-09 주식회사 팬택앤큐리텔 가변 인덕턴스를 갖는 나선형 인덕터
JP2010093083A (ja) * 2008-10-08 2010-04-22 Sumida Corporation コイル部品

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142258A (ja) * 1993-11-17 1995-06-02 Takeshi Ikeda インダクタンス可変素子
JPH0845744A (ja) * 1994-07-29 1996-02-16 Takeshi Ikeda インダクタンス可変素子
JPH08162331A (ja) * 1994-12-05 1996-06-21 Hitachi Ltd 可変インダクタ及びそれを用いた半導体集積回路
JP2002280222A (ja) * 2001-03-19 2002-09-27 Internatl Business Mach Corp <Ibm> 集積化可変インダクタ，インダクタ／バラクタ同調回路
JP2006032579A (ja) * 2004-07-14 2006-02-02 Ricoh Co Ltd 可変インダクタ
JP2006245455A (ja) * 2005-03-07 2006-09-14 Ricoh Co Ltd 可変インダクタ
JP2007005498A (ja) * 2005-06-22 2007-01-11 Ricoh Co Ltd 可変インダクタおよびその製造方法
JP2008016703A (ja) * 2006-07-07 2008-01-24 Sony Corp 可変インダクタ及びこれを用いた半導体装置

Also Published As

Publication number Publication date
JP5767495B2 (ja) 2015-08-19
US20130140672A1 (en) 2013-06-06
US9324778B2 (en) 2016-04-26
JP2012209405A (ja) 2012-10-25

Similar Documents

Publication Publication Date Title
JP5767495B2 (ja) 可変インダクタ及びこれを用いた半導体装置
US9741485B2 (en) Reconfigurable multi-stack inductor
US7312685B1 (en) Symmetrical inductor
EP0413348A2 (en) Semiconductor integrated circuit
JP4946219B2 (ja) 可変インダクタ及びこれを用いた半導体装置
US7869784B2 (en) Radio frequency circuit with integrated on-chip radio frequency inductive signal coupler
JP2007005498A (ja) 可変インダクタおよびその製造方法
US7750784B2 (en) Inductor structure
KR20190099077A (ko) 집적 회로에 인덕터 및 패턴 접지 실드를 구현하기 위한 회로들 및 그 방법들
US9035423B1 (en) Semiconductor device with inductor having interleaved windings for controlling capacitance
JP4471757B2 (ja) 可変インダクタ
KR101116897B1 (ko) 디지털 ｃｍｏｓ 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터
KR100849428B1 (ko) 분기구조를 갖는 대칭형 인덕터 및 그 제조 방법
US11239025B2 (en) Inductive device having electromagnetic radiation shielding mechanism and manufacturing method of the same
JP5598461B2 (ja) 可変インダクタ及びこれを用いた半導体装置
KR100725714B1 (ko) 인덕터 및 인덕터 제조방법
JP7430376B2 (ja) スパイラルインダクタ及びパッシブ集積回路
KR101559911B1 (ko) 금속 배선 형태의 인덕터 하부에 ｍｉｍ 캐패시터를 상기 배선의 폭보다 크지 않게 접목시키는 ｌｃ 회로 제조방법
JP3522334B2 (ja) 正弦波発振回路
US9013025B2 (en) Inductor device and semiconductor device
JP2001023821A (ja) インダクタ素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12765443

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13814871

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12765443

Country of ref document: EP

Kind code of ref document: A1