JP2010268049A

JP2010268049A - インタフェース回路

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Publication number: JP2010268049A
Application number: JP2009115570A
Authority: JP
Inventors: Morihito Morishima; 守人森島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-05-12
Filing date: 2009-05-12
Publication date: 2010-11-25

Abstract

【課題】マルチチップモジュールに設けられているアナログ回路とデジタル回路との間の配線数を増加させることなく、データ伝送の自由度を向上させることを可能にし、さらに、アナログ回路とデジタル回路の各々で異なる電源を用いることを可能にする。
【解決手段】アナログ回路との間のシリアル通信のビットレートに同期したデータサイズを有し各々格納対象のデジタルデータの種類が予め定められた複数のスロットに等分されるデータフレームのスロットのうちの該当するものにデジタルデータを書き込み、各スロットの構成ビットが等間隔に送出されるようにインタリーブを施しつつ当該データフレームの構成ビットを出力するパラレル／シリアル変換部と、パラレル／シリアル変換部の出力ビットのビット値を示す差動信号をアナログ回路へ送信する差動信号送信部とを有するデジタル回路を提供する。
【選択図】図１

Description

本発明は、ホストＣＰＵ（Central Processing Unit）に対するインタフェースの役割を果たすデジタル回路とデジタル／アナログ変換を実行するアナログ回路との間でデジタルデータをシリアル伝送する技術に関する。

この種のアナログ回路とデジタル回路とを同一基板上に配置したマルチチップモジュールの一例として、ＡＣ９７（Audio Codec 97）に準拠したサウンドデバイスが挙げられる（例えば、特許文献１参照）。ＡＣ９７はインテル社により提唱されたサウンドデバイスについての標準規格である。ゲーム機などに組み込まれ発音制御を行うサウンドデバイスは、従来、ワンチップ構成とされることが多かった。これに対して、ＡＣ９７に準拠したサウンドデバイスでは、ゲーム機の制御中枢として機能するホストＣＰＵに対するインタフェース回路の役割を担うデジタル回路とアナログコーデックの役割を担うアナログ回路とが同一基板上に各々別個に設けられ、これらデジタル回路とアナログ回路はＡＣ−リンクと呼ばれる５線のシリアルバスで接続されている。このような構成により、デジタル回路における処理をソフトウェアで実現して低価格化を図ることと高い音質を確保することとが両立される。また、ＡＣ９７では、ハードウェアの電気的仕様に加え、扱うべきサンプリング周波数や入出力チャンネル数なども定められている。これはサウンドデバイスとしての互換性確保のためである。

特開２０００−２３２４３９号公報

しかし、ＡＣ９７では、サンプリング周波数等が規格として定められているため、データ伝送の自由度が少ないといった問題があった。具体的には、入出力チャネル数に制限があるといった問題や、サンプリング周波数を可変にできず、ＥＭＩ（Electro magnetic
interference）対策のための周波数拡散を行うことができないといった問題、さらには、限られた変調方式にしか対応していないといった問題等である。また、ＡＣ９７では、デジタル回路の電源とアナログ回路の電源とを同一にしているが、アナログ回路とデジタル回路とでは動作電圧が異なり、回路毎に電圧変換が必要になるといった問題があった。
本発明は上記課題に鑑みて為されたものであり、マルチチップモジュールに設けられているアナログ回路とデジタル回路との間の配線数を増加させることなく、データ伝送の自由度を向上させることが可能で、さらに、アナログ回路とデジタル回路の各々で異なる電源を用いることを可能にする技術を提供することを目的とする。

上記課題を解決するために本発明は、デジタル／アナログ変換を実行するアナログ回路へ、外部から受け取った１または複数種のデジタルデータをシリアル通信により送信するインタフェース回路において、前記シリアル通信のビットレートに同期したデータサイズのデータフレームであって、各々格納対象のデジタルデータの種類が予め定められた複数のスロットに等分されるデータフレームのスロットのうちの該当するものに前記１または複数種のデジタルデータの各々を書き込み、各スロットの構成ビットが等間隔に送出されるようにインタリーブを施しつつ当該データフレームの構成ビットを出力するパラレル／シリアル変換部と、前記パラレル／シリアル変換部の出力ビットのビット値を示す差動信号を前記アナログ回路へ送信する差動信号送信部とを有することを特徴とするインタフェース回路、を提供する。

このようなインタフェース回路をマルチチップモジュールのデジタル回路として用いるようにすれば、アナログ回路との間のデジタルデータのシリアル通信は差動信号で行われるため、シリアルクロックを高くして伝送速度を向上させることが可能であり、また、アナログ回路とデジタル回路の電源を別個にし、デジタルノイズがアナログ回路へ伝わることを回避することが可能になる。なお、上記差動信号を用いたシリアル通信の具体例としてはＬＶＤＳ（Low Voltage Differential Signaling）方式のものが挙げられる。このように、デジタル回路からアナログ回路へのデータ伝送速度が向上すると、オーバーサンプリングフィルタ処理やノイズシェーパ処理などの前処理（デジタル／アナログ変換の前処理）を送信側（デジタル回路側）で実行することが可能になる。従来技術では、デジタル回路からアナログ回路へのデータ伝送速度が十分ではなく、上記前処理をアナログ回路側で行うことが多かったのであるが、アナログ回路は、デジタル回路に比較して動作電圧が高く、ダイサイズも大きいため、上記前処理をアナログ回路側で行うようにすると、アナログ回路の回路規模が非常に大きくなるという問題があった。これに対して、本発明によれば上記前処理をデジタル回路側で実行することができるため、このような問題は生じない。また、上記前処理をソフトウェア処理で実現するようにすれば、デジタル回路側の製造コストを低く抑えることができる。

また、上記データフレームには、ビットレートに応じた数のスロットが含まれており、１つのデジタルデータに対して１またはＮ（２以上の自然数）スロットを割り当てることができる。各スロットを各々異なる入出力チャネル或いは異なる変調方式に割り当てることにより、アナログ回路とデジタル回路との間の配線数を増加させることなく、入出力チャネル数を増加させることや多様な変調方式に対応することが可能になる。

より好ましい態様においては、前記ビットレートに応じたシリアルクロックを前記アナログ回路へ伝達し、前記パラレル／シリアル変換部は、前記データフレームにその先頭を示す所定ビット数の同期コードを付与し、前記シリアルクロックの立ち上がりまたは立ち下がりの何れか一方のタイミングで各デジタルデータの構成ビットを出力し、他方のタイミングで前記同期コードの構成ビットを出力することを特徴とする。このような態様においては、アナログ回路側では、各スロットの構成ビットの変化タイミングとは異なる変化タイミングでビットが変化したことに基づいて同期コードを検出しデータフレームの境界を把握することができる。このため、本発明においては、フレーム境界を示すフレームクロックをデジタル回路（インタフェース回路）からアナログ回路へ転送する必要はなく、デジタル回路とアナログ回路との間の配線としては、データ入出力用の各１組（ＬＶＤＳ方式では差動信号を用いるため２線で１組）とシリアルクロック用の１組とがあれば十分である。このため、本発明によれば、ＡＣ−リンクに準拠した５本の配線の全てを差動信号対応とする場合に比較してデジタル回路とアナログ回路との間の配線数を少なくすることができる。また、同期コードの出力間隔を調整することでサンプリング周波数を可変にすることもできる。

さらに好ましい態様においては、前記インタフェース回路は、前記アナログ回路の動作設定のためのコマンドおよびデータを前記同期コードの構成ビットとともに書き込んで転送し、前記アナログ回路は、前記デジタル回路から受け取ったデータフレームにて前記同期コードの構成ビットとともに書き込まれているコマンドおよびデータにしたがって動作設定を行うことを特徴とする。このような態様によれば、マルチチップモジュールにおいて、アナログ回路側におけるレジスタ設定などの動作設定をデジタル回路側で制御することが可能になる。また、本発明の別の態様においては、デジタル／アナログ変換を実行するアナログ回路と上記各態様のインタフェース回路とを同一基板上に各々別個のチップで配設するとともに、両回路を３組（２線一組）の信号線で接続して構成されたマルチチップモジュールを提供するとしても勿論良い。

本発明の一実施形態にかかるマルチチップモジュール１の構成例を示す図である。同マルチチップモジュール１に含まれるデジタル回路１０とアナログ回路２０との間で送受信されるデータフレームのフレーム構造の概要とその構成ビットの出力タイミングを示す図である。データフレームＳＤＯのフレーム構造の詳細を示す図である。

以下、図面を参照しつつ本発明の実施形態について説明する。
（Ａ：構成）
図１は、本発明の一実施形態であるマルチチップモジュール１の構成例を示す図である。このマルチチップモジュール１は、例えば、ゲーム機などに内蔵され、ゲーム機のホストＣＰＵ（図示省略）による制御下で発音処理を行うサウンドデバイスである。このマルチチップモジュール１は、図１に示すデジタル回路１０とアナログ回路２０とを同一基板上に配設して構成されている。デジタル回路１０は、ホストＣＰＵに対するインタフェース回路の役割を担い、アナログ回路２０はデジタル音声データとアナログ音声信号の相互変換を行うアナログコーデックの役割を担う。

図１に示すようにデジタル回路１０とアナログ回路２０は、３組の信号線（２線で１組）によって接続されている。マルチチップモジュール１では、これら３組の信号線の各々を介して、デジタル回路１０とアナログ回路２０との間のデジタル音声データのシリアル伝送、およびそのシリアルクロックＳＣＬＫ（シリアル伝送される各ビットの読み出しタイミングを示すクロック）の伝送がＬＶＤＳ方式（例えば、振幅が０．１Ｖの差動信号を用いた伝送方式）で行われる。このように、デジタル回路１０とアナログ回路２０との間のシリアル伝送を差動信号を用いて行うようにしたため、デジタル回路１０の動作電源（１．０Ｖ）とアナログ回路２０の動作電源（３．０Ｖ）とは各々別個になっている。このため、デジタル回路１０側で生じたデジタルノイズがアナログ回路２０へ伝搬することはない。

デジタル回路１０は、図１に示すように、ＤＳＰ１１０Ａおよび１１０Ｂと、パラレル／シリアル変換部１２０と、差動信号送信部１３０Ａおよび１３０Ｂと、差動信号受信部１４０を含んでいる。ＤＳＰ１１０Ａは、ホストＣＰＵから与えられるデジタル音声データ（例えば、変調方式が各々異なる複数種の音声データ）にオーバーサンプリングフィルタ処理やノイズシェーパ処理などの前処理を施してパラレル／シリアル変換部１２０に出力する。ＤＳＰ１１０Ｂは、パラレル／シリアル変換部１２０等を介してアナログ回路２０から受け取ったデジタル音声データにダウンサンプリングフィルタ処理やデシメーションフィルタ処理などの後処理を施してホストＣＰＵに与える。

パラレル／シリアル変換部１２０は、ＤＳＰ１１０Ａから与えられる各種デジタル音声データから本実施形態に特徴的なデータフレームＳＤＯを生成し、このデータフレームの構成ビットをシリアルクロックＳＣＬＫの同期したタイミングで１ビットずつ差動信号送信部１３０Ａに出力するとともに、このシリアルクロックＳＣＬＫの波形を示すビットストリームを１ビットずつ差動信号送信部１３０Ｂに出力する。なお、データフレームＳＤＯのフレーム構造については後に明らかにする。また、パラレル／シリアル変換部１２０は、シリアルクロックＳＣＬＫに同期したタイミングで差動信号受信部１４０から１ビットずつ送られてくるビットストリームからデータフレームＳＤＩを復元し、そのデータフレームＳＤＩに書き込まれているデジタル音声データを取得してＤＳＰ１１０Ｂに出力する処理も実行する。

差動信号送信部１３０Ａおよび１３０Ｂの各々は、パラレル／シリアル変換部１２０の出力ビットのビット値に応じた振幅の正逆２相の差動信号を生成し、アナログ回路２０に与える。差動信号受信部１４０は、アナログ回路２０から送られてくる差動信号の振幅に応じたビット値のビットをパラレル／シリアル変換部１２０に出力する。

アナログ回路２０は、図１に示すように、差動信号受信部２１０Ａおよび２１０Ｂと、差動信号送信部２２０と、シリアル／パラレル変換部２３０と、ＤＡＣ群２４０と、ＡＤＣ群２５０とを含んでいる。差動信号受信部２１０Ａは、差動信号送信部１３０Ａから送信されてくる差動信号の振幅に応じてデータフレームＳＤＯの構成ビットを復元し、シリアル／パラレル変換部２３０に与える。同様に差動信号受信部２１０Ｂは、差動信号送信部１３０Ｂから送信されてくる差動信号を受信し、シリアルクロックＳＣＬＫの波形を表すビットストリームを生成してシリアル／パラレル変換部２３０に与える。

シリアル／パラレル変換部２３０は、差動信号受信部２１０Ａの出力ビットストリームと差動信号受信部２１０Ｂの出力ビットストリーム（すなわち、シリアルクロックＳＣＬＫの波形を示すビットストリーム）からデータフレームＳＤＯを復元し、このデータフレームＳＤＯに書き込まれているデジタル音声データをＤＡＣ群２４０のうちの該当するものに与える。このＤＡＣ群２４０には、図１に示すようにパラレルＤＡＣ、ΔΣＤＡＣ、ＤＥＭ−ＤＡＣ、およびＰＷＭなどの各種ＤＡＣが含まれている。これら各ＤＡＣは、シリアル／パラレル変換部２３０より与えられたデジタル音声データにＤ／Ａ変換を施し、その変換結果であるアナログ音声信号をスピーカ（図示省略）等に出力する。

図１のＡＤＣ群２５０には、ＳＡＲ−ＡＤＣ、ΔΣＡＤＣおよびＤＥＭ−ＡＤＣなどの各種ＡＤＣが含まれている。これら各ＡＤＣは、マイクロホン（図示省略）等から与えられるアナログ音声信号にＡ／Ｄ変換を施し、その変換結果であるデジタル音声データをシリアル／パラレル変換部２３０に与える。シリアル／パラレル変換部２３０は、ＡＤＣ群２５０から与えられる各種デジタル音声データをデータフレームＳＤＩに書き込み、このデータフレームの構成ビットをシリアルクロックＳＣＬＫの同期したタイミングで１ビットずつ差動信号送信部２２０に与える。差動信号送信部２２０は、シリアル／パラレル変換部２３０から与えられるビットのビット値に応じた振幅の差動信号を生成し、デジタル回路１０に与える。
以上がマルチチップモジュール１の構成である。

図２は、データフレームＳＤＯおよびＳＤＩのフレーム構造の概略を示す図である。データフレームＳＤＯおよびＳＤＩの各々は、３２ビットのデータサイズを有するＮ個のスロットに等分される。ここで、データフレームＳＤＯおよびＳＤＩの各々のデータサイズ（すなわち、各データフレームの構成スロット数Ｎ）は、シリアルクロックＳＣＬＫの値（単位時間あたりの伝送サンプル数：すなわちビットレート）に応じて定まる。本実施形態のように１つのスロットが３２ビットであり、かつ１サンプル＝３２ビットである場合、表１に示すように、シリアルクロックＳＣＬＫが６ＭＨｚであれば、Ｎ＝４、シリアルクロックＳＣＬＫが１２ＭＨｚであれば、Ｎ＝８となる。

図２に示すように、データフレームＳＤＯおよびＳＤＩの各々に含まれるＮ個のスロットは、２個の制御用スロットと、Ｎ−２個のデータスロットとに大別される。図２に示すように、データフレームＳＤＯの制御用スロットには、データフレームＳＤＯの先頭を示す２ビットの同期コードと、アナログ回路２０の動作設定を行うためのコマンドおよびデータが格納される。制御スロットに書き込まれるコマンドおよびデータは、アナログ回路２０に対して動作設定の実行を指示する際に利用される。データフレームＳＤＩの制御用スロットには、データフレームＳＤＯの受信確認を意味する２ビットのＡＣＫコードや、上記コマンドの実行後の状態を示すステータスデータＳｔａｔｅが格納される。

前述したように、本実施形態では、データフレームＳＤＯおよびＳＤＩの他には、シリアルクロックＳＣＬＫのみがデジタル回路１０からアナログ回路２０へ伝送され、ＡＣ−リンクに準拠した通信のように、フレーム同期のためのフレーム同期クロックが転送されることはない。そこで、本実施形態では、データスロットの構成ビットと同期コードの構成ビットで送信タイミングを異ならせることで、アナログ回路２０において同期コードを検出することができるように構成されている。具体的には、デジタル回路１０のパラレル／シリアル変換部１２０は、データスロットの構成ビットについてはシリアルクロックＳＣＬＫの立ち上がりで出力し（すなわち、値を変化させ）、同期コードの構成ビットについてはシリアルクロックＳＣＬＫの立ち下りで出力するように構成されている。なお、データスロットの構成ビットについてはシリアルクロックＳＣＬＫの立ち下がりで出力し、同期コードの構成ビットについてはシリアルクロックＳＣＬＫの立ち上がりで出力するようにしても勿論良い。

図３は、３２スロット（１スロット＝３２ビット）で構成されるデータフレームＳＤＯのフレーム構成の一例を示す図である。図３に示す例では、第０スロットおよび第１スロットが制御用スロットとなっており、第２スロット〜第３１スロットがデータスロットとなっている。パラレル／シリアル変換部１２０は、各スロットの構成ビットが等間隔で出力されるようにインタリーブを施しつつデータフレームＳＤＯの構成ビットを１ビットずつ差動信号送信部１３０Ａに与える。より詳細に説明すると、パラレル／シリアル変換部１２０は、図３に示すように、データフレームＳＤＯの構成ビットを、第０スロットの第０ビット、第１スロットの第０ビット…第３１スロットの第０ビット、第０スロットの第１ビット…といった具合に１ビットずつ差動信号送信部１３０Ａに与える。このため、第０スロットの第０ビットおよび第１スロットの第０ビットが前述した同期コードに割り当てられる。前述したように同期コードは、データフレームの先頭を示すものだからである。なお、図３の制御用スロットに格納されるチップ番号ＣＮｏは、複数個のアナログ回路２０がデジタル回路１０に接続される場合に、何れのアナログ回路２０に向けて出力したデータフレームＳＤＯであるのかを示す宛先アドレスの役割を果たす。具体的には、データフレームＳＤＯの宛先となるアナログ回路２０に割り当てられているチップ番号が上記チップ番号ＣＮｏに書き込まれる。

データフレームＳＤＯのＮ−２個のデータスロットの各々については、格納対象のデジタル音声データの種類（変調方式や入出力チャネル、オーバーサンプリングの倍率等）が予め定められている。図３に示す例では、「ＰＤＭ，６４ｆｓ」の左右各チャネルのデジタル音声データ、「４ビットＤＥＭ，６４ｆｓ」の左右各チャネルのデジタル音声データ、「ＰＣＭ、３２ビット、４ｆｓ」のデジタル音声データ、「ＰＣＭ、３２ビット、ｆｓ」の左右各チャネルのデジタル音声データを格納する場合について例示されている。なお、Ｍ（本実施形態では、４または６４）ｆｓのデジタル音声データとは、サンプリング周波数ｆｓで生成されたデジタル音声データに、そのサンプリング周波数をＭ倍とするオーバーサンプリングフィルタ処理を施して得られるものである。

ここで、データフレームＳＤＯに含まれるデータスロットの数を幾つにするのか（換言すれば、シリアルクロックＳＣＬＫをどのような値にするのか）、および各データスロットにどのようなデジタル音声データを割り当てるのかについては、アナログ回路２０の種類（対応可能なシリアルクロックの周波数範囲やＤＡＣ群２４０に含まれるＤＡＣの種類等）に応じて定める必要がある。そこで、本実施形態では、デジタル音声データの伝送開始に先立って、デジタル回路１０とアナログ回路２０に以下のシーケンスを実行させる。すなわち、デジタル回路１０には、デジタル音声データの転送開始に先立って、まず、予め定められたシリアルクロックＳＣＬＫの周波数範囲のうち、最低周波数のシリアルクロックＳＣＬＫ（例えば、６ＭＨｚなど）を出力させる。一方、アナログ回路２０には、シリアルクロックＳＣＬＫの検出を契機として、初期化処理を実行させる。

デジタル回路１０は、最低周波数のシリアルクロックＳＣＬＫの出力を開始してから所定時間（例えば、アナログ回路２０の初期化処理に要する時間に見合った時間）が経過したことを契機として、所定のアイドルパターンをアナログ回路２０に送信し、アナログ回路２０からＡＣＫが返信されることを確認する。このＡＣＫの受信を契機としてデジタル回路１０は、アナログ回路２０にチップ識別子の返信を指示するコマンドを送信し、アナログ回路２０から返信されてくるチップ識別子に応じてシリアルクロックＳＣＬＫを設定する処理およびフレームフォーマットを決定する処理を実行する。ここで、チップ識別子に応じてシリアルクロックＳＣＬＫを設定する処理およびフレームフォーマットを決定する処理をデジタル回路１０に実行させる具体的な手法としては、デジタル回路１０に接続され得るアナログ回路２０のチップ識別子の各々に対応付けて上記各処理を表すマイクロコードをデジタル回路１０に記憶させておき、アナログ回路２０から受信したチップ識別子に応じたマイクロコードをデジタル回路１０に実行させるようにすれば良い。

前述したように、データフレームＳＤＯを構成する各スロットのデータサイズは３２ビットである。このため、「ＰＣＭ、３２ビット、ｆｓ」の左右各チャネルのデジタル音声データは、１つのスロットに格納可能であり、図３に示す例では、第１７スロットおよび第１８スロットに各々格納されている。なお、本実施形態にて、「ＰＣＭ、３２ビット、ｆｓ」の左右各チャネルのデジタル音声データを第１７および第１８スロットに割り当てたのは、１スロットに収まらないデジタル音声データについては後述するようにスロットの割り当て方に制約があり、これらに対するスロットの割り当てを優先的に行う必要があるからである。

これに対して、１つのスロットに収まらないデジタル音声データに対しては、複数のスロットが割り当てられる。例えば、「ＰＣＭ、３２ビット、４ｆｓ」のように４スロット必要となるデジタル音声データについては、連続する４つのスロット（図３では、第１３〜第１６スロット）が割り当られ、これら連続する４つのスロットをデータフレームの構成ビットの出力方向に沿って４等分して得られる各エリアに、図３に示すように、その出力方向に沿って４ビットずつ格納される。これは、４つのサンプルが等間隔に出力されるようにするためである。このようにすることで、アナログ回路２０側では、特段のタイミング調整を行うことなく、「ＰＣＭ、３２ビット、４ｆｓ」のデジタル音声データをデータフレームＳＤＯから読み出すことができる。

また、「ＰＤＭ，６４ｆｓ」のようにサンプリング周波数が３２ｆｓよりも大きくなっているデジタル音声データについては、前半と後半とに等分し、前半の各サンプルと後半のサンプルとが各々等間隔に現れるようにスロットの割り当てが行われる。このように前半の各サンプルと後半の各サンプルとが等間隔に出現するようにスロットの割り当てを行うのも、アナログ回路２０側で読み出しタイミングの調整を行わないようにするためである。例えば、図３に示す例では、「ＰＤＭ，６４ｆｓ」の左チャネルのデジタル音声データについては、前半（０〜３１サンプル）が第３スロットに、後半（３２〜６３サンプル）が第１９スロットに割り当てられており、同右チャネルのデジタル音声データについては、前半が第４スロットに後半が第２０スロットに割り当てられている。同様に、「４ビットＤＥＭ，６４ｆｓ」のようにサンプリング周波数が３２ｆｓより大きく、ｋ（ｋは２以上の整数）ビットのデジタル音声データについても、前半と後半とに分割し、前半と後半とが等間隔に表れるように各々連続するｋ個のスロットが割り当てられる。例えば、図３に示す例では、「４ビットＤＥＭ，６４ｆｓ」の左チャネルのデジタル音声データについては、前半（０〜３１サンプル）が第５〜第８スロットに、後半（３２〜６３サンプル）が第２１〜第２４スロットに割り当てられており、同右チャネルのデジタル音声データについては、前半が第９〜第１２スロットに、後半が第２５〜第２８スロットに割り当てられている。

このように、データフレームＳＤＯのフレーム構造を図３に示すようにすることで、異なる変調方式或いは異なる倍率でオーバーサンプリングされたデジタル音声データをデジタル回路１０からアナログ回路２０へ伝送し、特段のタイミング調整を行わなくともアナログ回路２０側で各デジタル音声データを読み出すことが可能になる。そして、図３に示すように、後続するデータフレームの同期コードをずらすことで、デジタル音声データの各サンプルの出現間隔を変化させること（すなわち、サンプリング周波数ｆｓを変化させること）もできるのである。

以上説明したように、本実施形態によれば、デジタル回路１０とアナログ回路２０との間のデータ伝送をＬＶＤＳ方式で行うことにより、デジタル回路１０とアナログ回路２０とで各々異なる電源を用いること、およびシリアルクロックＳＣＬＫを高くしてデータ転送速度を向上させることが可能になる。また、本実施形態では、デジタル回路１０とアナログ回路２０との間の配線数を増加させることなく、入出力チャネル数を増加させることや様々な倍率のオーバーサンプリングに対応すること、多様な変調方式に対応すること、およびサンプリング周波数を可変とすること、すなわち、データ伝送の自由度を向上させることが可能になる。

加えて、本実施形態では、アナログ回路２０側では、各スロットの構成ビットの変化タイミングとは異なる変化タイミングでデータが変化したことに基づいて同期コードを検出しデータフレームの境界を把握することができるため、フレーム境界を示すフレームクロックをデジタル回路１０からアナログ回路２０へ転送する必要はない。したがって、デジタル回路１０とアナログ回路２０との間の配線としては、データ入出力用の各１組とシリアルクロック用の１組とがあれば十分であり、ＡＣ−リンクに準拠した５本の配線の全てをＬＶＤＳ対応にする場合に比較して配線数を少なくすることができる。

（Ｂ：変形）
以上本発明の一実施形態について説明したが、かかる実施形態に以下に述べる変形を加えても勿論良い。
（１）上述した実施形態では、ゲーム機などにおいて発音制御を行うサウンドデバイスに本発明を適用したが、例えば感圧センサや加速度センサ、磁気センサなどの各種センサの出力信号（アナログ信号）にＡ／Ｄ変換を施すアナログ回路と、このアナログ回路から出力されるデジタルデータ（上記出力信号にＡ／Ｄ変換を施して得られるデジタルデータ）を加工してホストＣＰＵに与える処理等を実行するデジタル回路との間のデータ伝送に本発明を適用しても勿論良い。

（２）上述した実施形態では、デジタル回路１０とアナログ回路２０とを３組の配線で接続し、デジタル回路１０からアナログ回路２０へ転送するデータフレームＳＤＯ、アナログ回路２０からデジタル回路１０へ転送するデータフレームＳＤＩ、およびデジタル回路１０からアナログ回路２０へ転送するシリアルクロックＳＣＬＫの各々をＬＶＤＳ方式で伝送した。しかし、ＡＣ-リンクと同様に５組のシリアル通信の各々をＬＶＤＳ方式で行うようにしても勿論良い。

（３）上述した実施形態では、オーバーサンプリングフィルタ処理およびノイズシェーパ処理等の前処理をデジタル回路１０側で実行した。このようにすることで、アナログ回路２０の回路規模を小さくすることができるという利点があるが、これら前処理をデジタル回路１０側で行うことは必ずしも必須ではなく、従来と同様にアナログ回路２０側で行っても勿論良い。

１…マルチチップモジュール、１０…デジタル回路、１１０Ａ，１１０Ｂ…ＤＳＰ、１２０…パラレル／シリアル変換部,２３０…シリアル／パラレル変換部、１３０Ａ，１３０Ｂ，２２０…差動信号送信部、１４０，２１０Ａ，２１０Ｂ…差動信号受信部、２０…アナログ回路、２４０…ＤＡＣ群、２５０…ＡＤＣ群。

Claims

デジタル／アナログ変換を実行するアナログ回路へ、外部から受け取った１または複数種のデジタルデータをシリアル通信により送信するインタフェース回路において、
前記シリアル通信のビットレートに同期したデータサイズのデータフレームであって、各々格納対象のデジタルデータの種類が予め定められた複数のスロットに等分されるデータフレームのスロットのうちの該当するものに前記１または複数種のデジタルデータの各々を書き込み、各スロットの構成ビットが等間隔に送出されるようにインタリーブを施しつつ当該データフレームの構成ビットを出力するパラレル／シリアル変換部と、
前記パラレル／シリアル変換部の出力ビットのビット値を示す差動信号を前記アナログ回路へ送信する差動信号送信部と、
を有することを特徴とするインタフェース回路。
前記ビットレートに応じたシリアルクロックを前記アナログ回路へ伝達し、
前記パラレル／シリアル変換部は、前記データフレームにその先頭を示す所定ビット数の同期コードを付与し、前記シリアルクロックの立ち上がりまたは立ち下がりの何れか一方のタイミングで各デジタルデータの構成ビットを出力し、他方のタイミングで前記同期コードの構成ビットを出力する
ことを特徴とする請求項１に記載のインタフェース回路。