JP2012235266A - 信号処理装置 - Google Patents

Abstract

【課題】２個のチップを接続する配線本数を削減しつつ、ＳＮ比の低下を抑制する。
【解決手段】第１のチップ１０は、第２データＤ２を１ビットの第３データＤ３に変換するノイズシェーパー１４と、第１信号配線Ｌ１を介して送信信号ＹＰＤＭを送信し、第２信号配線Ｌ２を介してクロック信号ＹＣＬＫを送信するＰＤＭ送信回路１５とを備え、第２のチップ２０は、第３データＤ３を６ビットのデータに変換する移動平均フィルター２２と、５ビットの第５データＤ５を出力するクリップ回路２４とＤＥＭ−ＤＡＣ２５とを備える。
【選択図】図１

Description

本発明は、デジタル信号をアナログ信号に変換する信号処理装置に関する。

デジタルオーディオ機器において、入力されるデジタル信号をアナログ信号に変換する信号処理装置が用いられている。この信号処理装置を１個のＩＣモジュールで構成する場合、ＩＣモジュールはデジタル回路のチップとアナログ回路のチップとを備えることがある。
チップ間のデータ伝送において、Ｉ２Ｓフォーマットが知られている（特許文献１参照）。Ｉ２Ｓフォーマットで伝送されるデジタル信号は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを１ワードデータ毎に交互に配置したＤＡＴＡ信号と、このＤＡＴＡ信号のワードデータを識別するためのワードクロック信号と、ワードデータを構成する各ビットデータを識別するためのビットクロック信号とで構成される。

特開２０１０−１１４６４０号公報

ところで、チップ間の信号配線は、リードフレームを介して接続される場合と、直接ボンディングする場合があり得るが、いずれの場合でも配線数が多いと歩留まりが低くなり、コストも高くなる。Ｉ２Ｓフォーマットは、信号配線が多いといった問題があった。
1ビットのΔΣ信号をデジタル回路で生成し、これをアナログ回路に伝送し、アナログ回路においてローパスフィルターを介してアナログ信号を取り出すことも考えられる。この場合は、信号配線を削減できる。しかしながら、1ビットのΔΣ信号は、ジッタ耐性が悪く、さらに、変調率に一定の制限があるので、十分なＳＮ比を得ることができないといった問題があった。

本発明は、上述した点に鑑みてなされたものであり、２個のチップを接続する配線本数を削減しつつ、ＳＮ比の低下を抑制することを解決課題とする。

上記課題を解決するため、本発明に係る信号処理装置は、第１のチップと、第２のチップと、前記第１のチップと前記第２のチップとを接続する第１信号配線及び第２信号配線とを備え、前記第1のチップは、複数ビットの第1デジタル信号を１ビットのパルス密度変調信号に変換し、前記パルス密度変調信号を出力するノイズシェーパーと、前記第１信号配線を介して前記パルス密度変調信号を含む１ビットの送信信号を送信し、前記第２信号配線を介して前記送信信号に同期したクロック信号を送信する送信部とを有し、前記第２のチップは、前記第１信号配線を介して前記送信信号を受信して前記パルス密度変調信号を生成し、前記第２信号配線を介して前記クロック信号を受信する受信部と、前記パルス密度変調信号を複数ビットの第２デジタル信号に変換するビット数変換部と、前記第２デジタル信号をＤＡ変換して第1アナログ信号を出力するＤＡ変換部とを有する、ことを特徴とする。

この発明によれば、複数ビットの第1デジタル信号を１ビットのパルス密度変調信号に変換し、第１信号配線を介してパルス密度変調信号を第１のチップから第２のチップへ伝送したので、配線数を低減することができる。また、パルス密度変調信号のビット数を変換してＤＡ変換部に供給することで、マルチビットに対応したＤＡ変換器を用いることができる。この結果、ＳＮ比と精度を向上させることができる。

上述した信号処理装置において、前記ノイズシェーパーは、エラーフィードバック型又はΔΣ変調型であり、前記ビット数変換部は、ＦＩＲフィルター及び移動平均フィルターの一方を含むことが好ましい。特に、移動平均フィルターを採用する場合には、ノイズシェーパーの入力において第１デジタル信号のゲインを下げ、移動平均フィルターにおいてゲインを上げることにより、１ビットのパルス密度変調信号に変換することによる歪を抑圧することが可能となる。

また、上述した信号処理装置において、前記ＤＡ変換部はＤＥＭ（Dynamic Element Matching）方式であることが好ましい。この場合は、抵抗等をレーザートリミングしなくてもＤＡ変換の精度を向上させることができる。

また、上述した信号処理装置において、前記第２のチップは演算部を備え、前記ノイズシェーパーは、ディザ信号を用いて前記パルス密度変調信号を生成し、前記ディザ信号を前記送信部に出力し、前記送信部は、前記ディザ信号を前記パルス密度変調信号に多重化して前記送信信号を生成し、前記受信部は、受信した前記送信信号から前記パルス密度変調信号と前記ディザ信号を分離し、前記演算部は、前記第１アナログ信号から前記受信部が出力する前記ディザ信号を減算して、第２アナログ信号を出力することが好ましい。この場合には、送信信号にディザ信号を多重化したので、信号配線の数を低減させることができる。

より具体的には、前記送信部は、前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期して前記パルス密度変調信号を前記送信信号に多重化し、前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期して前記ディザ信号と同期信号を前記送信信号に多重化し、前記受信部は、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期してラッチして前記パルス密度変調信号を分離し、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期してラッチして前記同期信号と前記ディザ信号とを分離することが好ましい。この場合には、同期信号を検出することによって、ディザ信号を抽出することができる。また、クロック信号の立ち上がり又は立ち下がりの一方を用いてパルス密度変調信号を分離できるので、パルス密度変調信号を簡単に再生することができる。

実施形態に係る信号処理装置の構成を示すブロック図である。 ノイズシェーパーの構成を示すブロック図である。 ＰＤＭ送信回路及びＰＤＭ受信回路の動作を示すタイミングチャートである。 移動平均フィルターの構成を示すブロック図である。 移動平均フィルターの周波数特性を示すグラフである。 信号処理装置の各部の周波数特性を示すグラフである。 量子化器の出力信号を示す説明図である。 信号処理装置の各部のレベルと歪の関係を示す説明図である。 ノイズシェーパーの出力を移動平均フィルターに供給した場合、移動平均フィルターの出力データの歪率とノイズシェーパーの入力レベルとの関係を示したグラフである。

次に、本願に好適な実施の形態について、図面を参照して説明する。図１は、信号処理装置１００の構成を示すブロック図である。本実施形態の信号処理装置１００は、１つのＩＣモジュールで構成されている。このＩＣモジュールは、第１のチップ１０と第２のチップ２０とを備え、それらのチップは第１信号配線Ｌ１及び第２信号配線Ｌ２を介して接続されている。これらの配線はチップ間で直接接続してもよいが、この例では、リードフレーム間に設けられている。なお、第１のチップ１０と第２のチップ２０とは、第１信号配線Ｌ１及び第２信号配線Ｌ２の他にグランド間を接続するグランド配線（図示せず）によって接続されている。

第１のチップ１０はデジタル処理を実行し、第２のチップ２０は主としてアナログ処理を実行する。用途の相違から、例えば、第１のチップ１０は最小配線幅を0.18μｍとし、第２のチップ２０は最小配線幅を0.35μｍとする。また、第２のチップ２０は第１のチップ１０と比較して高耐圧のトランジスタを形成可能なプロセスを採用してもよい。

第１のチップ１０は、インターフェース回路１１及び信号処理回路１２を備える。これらの構成には、外部よりＩ２Ｓフォーマットの信号が供給される。インターフェース回路１１には、各種の制御信号ＣＴＬが供給される。制御信号ＣＴＬは、例えば、ミュートを指示するミュート信号である。信号処理回路１２は、ＤＳＰ（Digital Signal Processor）等で構成される。信号処理回路１２には、ＰＣＭ形式のオーディオデータＤｉｎが供給される。オーディオデータＤｉｎのデータレートはサンプリング周波数ｆｓである。信号処理回路１２は、オーディオデータＤｉｎにデジタル処理を施して、第１データＤ１を生成する。第１データＤ１は２４ビットのデータであり、そのデータレートは４ｆｓである。

また、第１のチップ１０は、第１データＤ１にオーバーサンプリング処理を施して第２データＤ２を生成するオーバーサンプリング回路１３と、量子化誤差ノイズを高域にシフトさせて第３データＤ３を生成するノイズシェーパー１４、及びＰＤＭ送信回路１５を備える。

オーバーサンプリング回路１３は、４倍のオーバーサンプリングフィルターとＩＩＲフィルターを備えている。オーバーサンプリングフィルターはナイキスト周波数を上げ、入力された第１データＤ１のエイリアシングノイズを低下させるために用いる。このデータを３２回の直線補完、もしくは前置ホールを行うことで、そのデータレートは１２８ｆｓとなる。このデータにＩＩＲフィルターを接続してエイリアシング除去と後述する移動平均フィルター２２の周波数特性補正を行い、３２ビットの第２データＤ２となる。

次に、ノイズシェーパー１４は、２５６ｆｓのクロック信号ＹＣＬＫを１／２分周した１２８ｆｓのクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫ及びＹＣＬＫをＰＤＭ送信回路１５に出力する。図２にノイズシェーパー１４の構成を示す。
ノイズシェーパー１４は、７個の加算器４１-0〜４１-6と、８個の乗算器４２-0〜４２-7と、４個の遅延回路４５-0〜４５-3を備える。さらに、ノイズシェーパー１４は、加算器４１-0の出力データに矩形ディザ信号Ｘ１を加算する加算器４３、加算器４３の出力データにランダムディザ信号Ｘ２を加算する加算器４４、加算器４４の出力データを量子化する量子化器４６、量子化誤差データＤｅを生成する加算器４７、加算器４７の出力データと加算器４１-4の出力データとを加算して遅延回路４５-0に供給する加算器４８を備える。

ランダムディザ信号Ｘ２は、疑似ランダム信号発生回路（図示略）を用いてＭ系列のデータを発生させることにより生成される。Ｍ系列のデータを全て用いることによって、ＤＣオフセットが重畳することを回避できる。なお、最大出力はマスクする。また、アイドリングトーン防止のため、ランダムディザ信号Ｘ２は量子化器４６の前で−１８ｄＢ減衰されて加算される。

このノイズシェーパー１４は、ナイキスト周波数帯域全体で一様に分布している量子化誤差ノイズを可聴周波数帯域内において低減させる４次のノイズシェーピング処理を実行する。量子化器４６は、５２ビットのデータを１２ビットのデータに圧縮するため、量子化誤差ノイズが発生する。量子化誤差データＤｅは誤差分を表している。量子化誤差ノイズは現在のサンプルに対して未来のサンプルに分配される。未来のサンプルに分配するために、４個の遅延回路４５-0〜４５-3が用いられ、分配の割合が係数ａ０〜ａ３及びｂ０〜ｂ３によって定められる。

上述したように量子化器４６の出力データは１２ビットである。一方、第１のチップ１０と第２のチップとを接続する配線は、データを伝送する第１信号配線Ｌ１とクロック信号ＹＣＬＫを伝送する第２信号配線Ｌ２とに限られている。このため、クリップ回路５０を用いて、１２ビットの出力データをクリップして１ビットの第３データＤ３を生成している。この第３データＤ３は、パルスの密度がレベルに応じて変調されたパルス密度変調信号となっている。

次に、ＰＤＭ送信回路１５について説明する。以上の説明では、インターフェース回路１１、信号処理回路１２、オーバーサンプリング回路１３及びノイズシェーパー１４を１系統で説明したが、ＰＤＭ送信回路１５の説明においては、ＬチャネルとＲチャネルとの２系統を想定し、各系統から第３データＤ３が供給されるものとし、Ｌチャネルの第３データＤ３をＬチャネルデータＤＬ、Ｒチャネルの第３データＤ３をＲチャネルデータＤＲと称する。また、ＬチャネルとＲチャネルの２系統は同期して動作しており、クロック信号ＹＣＬＫは各系統で共通であるものとする。

図３にＰＤＭ送信回路１５及びＰＤＭ受信回路２１のタイミングチャートを示す。ＰＤＭ送信回路１５は、ＬチャネルデータＤＬとＲチャネルデータＤＲとを交互に並べたオーディオデータＤａを生成すると共に、制御データＤｂを生成する。制御データＤｂは、１６ビットを１フレームとしており、第１ビットから第４ビットに同期データＤｓを割り当てる。また、フレーム周波数は１６ｆｓとなる。同期データＤｓのビットパターンは「０１１１」である。また、第８ビット、第１１ビット及び第１４ビットには「０」を割り当て、第５ビット〜第７ビット、第９ビット、第１０ビット、第１２ビット、第１３ビット、第１５ビット、及び第１６ビットには、データｄ０〜ｄ８を割り当てる。第８ビット、第１１ビット及び第１４ビットには「０」を割り当てたのは、データｄ０〜ｄ８がどのような値となっても、「０１１１」の同期データが生じ無いようにして同期データＤｓを判別可能とするためである。

また、この例では、制御データＤｂのデータｄ０にＬチャネルの矩形ディザ信号Ｘ１を割り当て、データｄ１にＲチャネルの矩形ディザ信号Ｘ１を割り当てる。なお、矩形ディザ信号Ｘ１のデータレートは４ｆｓであり、フレームレート（１６ｆｓ）の１／４になっている。したがって、データｄ０及びｄ１に矩形ディザ信号Ｘ１を割り当てることによって、これらを伝送することができる。また、制御データＤｂのデータｄ２にはＬチャネルのミュート信号が割り当てられ、データｄ３にはＲチャネルのミュート信号が割り当てられる。
ＰＤＭ送信回路１５は、オーディオデータＤａと制御データＤｂとを時分割多重して送信信号ＹＰＤＭを生成し、送信信号ＹＰＤＭに同期したクロック信号ＹＣＬＫを第２信号配線Ｌ２に出力し、送信信号ＹＰＤＭを第１信号配線Ｌ１に出力する。すわわち、ＰＤＭ送信回路１５は、クロック信号ＹＣＬＫの立ち下がりのタイミングに同期してオーディオデータＤａを送信信号ＹＰＤＭに多重化し、クロック信号ＹＣＬＫの立ち上がりのタイミングに同期して矩形ディザ信号Ｘ１と同期データＤｓを送信信号ＹＰＤＭに多重化する。なお、ＰＤＭ送信回路１５は、クロック信号ＹＣＬＫの立ち上がりタイミングに同期してオーディオデータＤａを送信信号ＹＰＤＭに多重化し、クロック信号ＹＣＬＫの立ち下がりのタイミングに同期して矩形ディザ信号Ｘ１と同期データＤｓを送信信号ＹＰＤＭに多重化してもよい。

次に、第２のチップ２０について説明する。図１に示すように第２のチップ２０は、ＰＤＭ受信回路２１、移動平均フィルター２２、クリップ回路２４、ＤＥＭ−ＤＡＣ２５、アンプ２６、及びバッファ２７を備える。
ＰＤＭ受信回路２１は、送信信号ＹＰＤＭとクロック信号ＹＣＬＫを受信すると、図３に示すように送信信号ＹＰＤＭからオーディオデータＤａ’と制御データＤｂ’とを再生し、さらに、オーディオデータＤａ’をＬチャネルデータＤＬとＲチャネルデータＤＲとに分離し、制御データＤｂ’から、Ｌチャネル及びＲチャネルの矩形ディザ信号Ｘ１、並びにＬチャネル及びＲチャネルのミュート信号Ｍを再生する。

具体的には、ＰＤＭ受信回路２１は、受信した送信信号ＹＰＤＭをクロック信号ＹＣＬＫの立ち上がりでラッチする第１ラッチ回路と、受信した送信信号ＹＰＤＭをクロック信号ＹＣＬＫの立ち下がりでラッチする第２ラッチ回路とを備えている。第１ラッチ回路は図３に示す制御データＤｂ’を出力する一方、第２ラッチ回路は図３に示すオーディオデータＤａ’を出力する。さらに、ＰＤＭ受信回路２１は、制御データＤｂ’のビットパターンを監視して同期データＤｓ（＝0111）を検出し、フレームの先頭を特定する。そして、制御データＤｂ’からデータｄ０〜ｄ８を特定して、Ｌチャネル及びＲチャネルの矩形ディザ信号Ｘ１、並びにＬチャネル及びＲチャネルのミュート信号Ｍを再生する。また、フレームの先頭を特定することによって、オーディオデータＤａ’からＬチャネルデータＤＬ及びＲチャネルデータＤＲ（第３データＤ３）を識別する。

このようにしてＰＤＭ受信回路２１は、１ビットの第３データＤ３を再生するが、後述するＤＥＭ−ＤＡＣ２５は、５ビットの入力データに対応するＤＡ変換器である。このため、１ビットの第３データＤ３を５ビットのデータに変換する必要がある。移動平均フィルター２２は、１ビットの第３データＤ３のビット数を拡張する機能がある。図４に移動平均フィルター２２の構成を示す。この図に示すように移動平均フィルター２２は、３２個の遅延回路６０-0〜６０-31と３１個の加算器６１-0〜６１-30とを備える。遅延回路６０-0〜６０-31は、周波数が１２８ｆｓとなるクロック信号で動作するＤフリップフロップで構成される。加算器６１-30からは、６ビットの第４データＤ４が出力される。
図５に移動平均フィルター２２の周波数特性を示す。この図に示すように、移動平均フィルター２２の周波数特性は櫛型の特性となる。３２段の移動平均フィルター２２では、２０ＫＨｚのゲインが−0.16ｄＢとなる。

図６に信号処理装置１００の各部の周波数特性を示す。なお、同図において、ＢＩＬはオーバーサンプリング回路１３に含まれるオーバーサンプリングフィルターと直線補完の周波数特性であり、ＩＩＲ２は、オーバーサンプリング回路１３に含まれるＩＩＲフィルターの周波数特性であり、ＭＡＦ３２は移動平均フィルター２２の周波数特性であり、全体はオーバーサンプリング回路１３の入力から移動平均フィルター２２の出力までの周波数特性を示している。
図６から明らかなように、ＩＩＲフィルターは３０ＫＨｚ付近にゲインのピークがあり、２０ＫＨｚにおけるオーバーサンプリングフィルターと直線補完及び移動平均フィルター２２のゲインの低下を補正している。

次に、クリップ回路２４は、６ビットの第４データＤ４をクリップさせて５ビットの第５データＤ５を生成し、ＤＥＭ−ＤＡＣ２５に供給する。クリップ回路２４は、ＤＥＭ−ＤＡＣ２５の入力ビット数に合わせる機能がある
ＤＥＭ−ＤＡＣ２５は、５ビットのマルチビットＤＡＣであり、ＤＥＭ（Dynamic Element Matching）方式を採用する。ＤＥＭ方式では電流デバイダを用いることにより、レーザートリミングによる抵抗値の調整をしなくても高精度のＤＡ変換が可能となる。ＤＥＭ−ＤＡＣ２５は、第５データＤ５をＤＡ変換して得た第１アナログ信号Ｓ１をアンプ２６に出力する。

アンプ２６は、第１アナログ信号Ｓ１から矩形ディザ信号Ｘ１を減算して第２アナログ信号Ｓ２を生成する。バッファ２７は、第２アナログ信号Ｓ２を信号処理装置１００の外部に設けられたローパスフィルターを介してスピーカ３２に出力する。この例のローパスフィルターは、コイル３０とコンデンサ３１とで構成される。

本実施形態では、第１のチップ１０と第２のチップ２０とを接続する配線数を削減するために、第１のチップ１０においてノイズシェーパー１４を用いて１ビットの第３データＤ３（パルス密度変調信号）を生成し、これに矩形ディザ信号Ｘ１やミュート信号Ｍを多重化して得た送信信号ＹＰＤＭを第２のチップ２０に伝送した。一方、第２のチップ２０では、高いＳＮ比を得るためにマルチビットのＤＥＭ−ＤＡＣ２５を用いてＤＡ変換を実行する。このため、送信信号ＹＰＤＭから再生した１ビットの第３データＤ３のビット数を移動平均フィルター２２によって拡張し、クリップ回路２４を用いてＤＥＭ−ＤＡＣ２５の入力ビット数に整合させた。これによって、第１のチップ１０と第２のチップ２０とを接続する配線数を削減することが可能となった。

ところで、ノイズシェーパー１４は、図２を参照して説明したようにクリップ回路５０を用いて第３データＤ３のビット数を制限している。正弦波のオーディオ信号Ｄｉｎが供給された場合、量子化器４６の出力信号は、図７に示すようになる。この例では、１ビットに相当する振幅が+0.5〜-0.5となっている。これをクリップ回路５０に供給すると、+0.5以上の部分と-0.5以下の部分がクリップして歪となる。

図８に信号処理装置１００の各部のレベルと歪の関係を示す。上述したようにＰＤＭ伝送は１ビットで行われるため、最大振幅が表現できず歪が発生する。そこで、ノイズシェーパー１４の入力では、フルスケールＦＳからゲインを６ｄＢ下げている。これによって、ＰＤＭ伝送で発生する歪を回避できる。

図９は、ノイズシェーパー１４から出力される１ビットの第３データＤ３を３２段の移動平均フィルター２２に供給した場合、移動平均フィルター２２の出力データの歪率とノイズシェーパー１４の入力レベルとの関係を示したものである。なお、入力レベルは、フルスケールＦＳを０ｄＢとした表示となっている。ここで、許容できる歪のレベルとフルスケールＦＳとの比率を変調率とした場合、このグラフから変調率が５０％程度であれば許容できることがわかる。これが、ノイズシェーパー１４の入力において、フルスケールＦＳからゲインを６ｄＢ下げた理由である。

一方、移動平均フィルター２２では段数に応じたゲインが与えられる。本実施形態のように３２段の場合、移動平均フィルター２２のゲインは+６ｄＢとなる。これにより、ノイズシェーパー１４の入力で下げたゲインを移動平均フィルター２２で補正することができる。

このように本実施形態では、ノイズシェーパー１４の入力でゲインを下げて（変調率を下げて）、１ビットの第３データＤ３を生成し、移動平均フィルター２２でゲインを上げたので、歪を低減することができる。

なお、上述した実施形態では、ノイズシェーパー１４としてエラーフィードバック型を採用したが、本発明はこれに限定されるものではなく、ノイズシェーパー１４をΔΣ変調型で構成してもよい。
上述した実施形態では１ビットの第３データＤ３のビット数を拡張するために移動平均フィルター２２を用いたが、本発明はこれに限定されるものではなく、ＤＥＭ−ＤＡＣ２５の入力ビット数と整合が取れるのであれば、どのような手段を採用してもよい。例えば、ＦＩＲフィルターを用いてビット数を拡張させてもよい。

上述した実施形態では１ビットの第３データＤ３をＤＥＭ−ＤＡＣ２５の入力ビット数である５ビットに変換するために、移動平均フィルター２２及びクリップ回路２４を用いて５ビットの第５データＤ５を生成したが、本発明はこれに限定されものではなく、第３データＤ３（パルス密度変調信号）をＤＥＭ−ＤＡＣ２５の入力ビット数に変換できるのであれば、どのような手段を用いてもよい。要は、１ビットのパルス密度変調信号をマルチビット入力のＤＡ変換と整合が取れるようにビット数を変換するビット数変換部であればよい。例えば、ＤＥＭ−ＤＡＣ２５が６ビット入力であれば、クリップ回路２４は不要である。
また、上述した実施形態において、信号処理装置１００のうち、オーバーサンプリング回路１３及びノイズシェーパー１４はＤＳＰを用いて構成してもよい。

１０……第１のチップ、２０……第２のチップ、Ｌ１……第１信号配線、Ｌ２……第２信号配線、１４……ノイズシェーパー、１５……ＰＤＭ送信回路（送信部）、２１……ＰＤＭ受信回路（受信部）、２２……移動平均フィルター（ビット数変換部）、２４……クリップ回路（ビット数変換部）、２５……ＤＥＭ−ＤＡＣ（ＤＡ変換部）、２６……アンプ（演算部）、１００……信号処理装置、Ｄ２……第２データ（第1デジタル信号）、Ｄ３……第３データ（パルス密度変調信号）、Ｘ１……矩形ディザ信号（ディザ信号）、ＹＣＬＫ……クロック信号、ＹＰＤＭ……送信信号、Ｄ５……第５データ（第２デジタル信号）、Ｓ１……第1アナログ信号、Ｓ２……第２アナログ信号、Ｄｓ……同期データ（同期信号）。

Claims (5)

1. 第１のチップと、
   第２のチップと、
   前記第１のチップと前記第２のチップとを接続する第１信号配線及び第２信号配線とを備え、
   前記第1のチップは、
   複数ビットの第1デジタル信号を１ビットのパルス密度変調信号に変換し、前記パルス密度変調信号を出力するノイズシェーパーと、
   前記第１信号配線を介して前記パルス密度変調信号を含む１ビットの送信信号を送信し、前記第２信号配線を介して前記送信信号に同期したクロック信号を送信する送信部とを有し、
   前記第２のチップは、
   前記第１信号配線を介して前記送信信号を受信して前記パルス密度変調信号を生成し、前記第２信号配線を介して前記クロック信号を受信する受信部と、
   前記パルス密度変調信号を複数ビットの第２デジタル信号に変換するビット数変換部と、
   前記第２デジタル信号をＤＡ変換して第1アナログ信号を出力するＤＡ変換部とを有する、
   ことを特徴とする信号処理装置。
2. 前記ノイズシェーパーは、エラーフィードバック型又はΔΣ変調型であり、
   前記ビット数変換部は、ＦＩＲフィルター及び移動平均フィルターの一方を含む、
   ことを特徴とする請求項１に記載の信号処理装置。
3. 前記ＤＡ変換部はＤＥＭ方式であることを特徴とする請求項１又は２に記載の信号処理装置。
4. 前記第２のチップは演算部を備え、
   前記ノイズシェーパーは、ディザ信号を用いて前記パルス密度変調信号を生成し、前記ディザ信号を前記送信部に出力し、
   前記送信部は、前記ディザ信号を前記パルス密度変調信号に多重化して前記送信信号を生成し、
   前記受信部は、受信した前記送信信号から前記パルス密度変調信号と前記ディザ信号を分離し、
   前記演算部は、前記第１アナログ信号から前記受信部が出力する前記ディザ信号を減算して、第２アナログ信号を出力する、
   ことを特徴とする信号処理装置。
5. 前記送信部は、前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期して前記パルス密度変調信号を前記送信信号に多重化し、前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期して前記ディザ信号と同期信号を前記送信信号に多重化し、
   前記受信部は、
   受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期してラッチして前記パルス密度変調信号を分離し、
   受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期してラッチして前記同期信号と前記ディザ信号とを分離する、
   ことを特徴とする請求項４に記載の信号処理装置。
   

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