JP4537942B2

JP4537942B2 - 信号多重化装置及び多重信号分離装置及びこれらの方法

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Publication number: JP4537942B2
Application number: JP2005342579A
Authority: JP
Inventors: 健弘守谷; 登原田; 優鎌本; 康之松谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-11-28
Filing date: 2005-11-28
Publication date: 2010-09-08
Anticipated expiration: 2025-11-28
Also published as: JP2007150744A

Description

この発明は、多数の観測信号を少ない伝送線で伝送する技術に関する。例えば多数のマイクロホンによって収音した音響信号を少ない配線数で伝送する信号多重化装置及び、その多数の音響信号を多数のスピーカーで再生するために多重化された信号を分離する多重信号分離装置、及びそれらの装置を用いて例えば収音した音場を他の場所に忠実に再現することが出来るような方法に関する。

自然界の事象を電気的に検出してその信号を伝送するに当たっては、雑音余裕度を向上させる目的でアナログ信号である観測信号をそのまま伝送するのでは無く、一度、そのアナログ信号をディジタル信号に変換（Analog to Digital Conversion、以降Ａ/Ｄ変換と称する）してから伝送する方法がある。
ＡＤ変換については、従来からアナログ信号を一定値に保持して、振幅方向の分解能を例えば８bit若しくは１６bit程度確保する逐次比較型ＡＤ変換器が良く用いられていた。この方法でＡＤ変換を行うと、信号の振幅の精度を得ようとすると多bit化が前提になり、そのディジタル化した信号を伝送するためには、少なくとも多bitに対応した複数の信号線を必要とする課題があった。また、振幅方向の精度を高めるためには、アナログ信号を一定時間の間、一定値に保持する必要があり、その結果、変換に時間がかかり変換速度が遅く、、また回路規模が大きくなる課題があった。
特に多数の信号をＡＤ変換する場合、例えば、多数のマイクロホンそれぞれについて逐次比較型ＡＤ変換器でディジタル信号に変換するのは、回路規模が大きく、非常にコストの高いものになる課題があった。

このような課題を持つ逐次比較型ＡＤ変換器に対して、サンプリング周波数をナイキスト周波数よりも十分高い周波数で行い、時間方向の分解能を上げることで、高いＳ／Ｎ比を得るΣΔオーバーサンプル低振幅分解能符号化技術によるＡＤ変換器を用いる方法がある。ΣΔオーバーサンプル低振幅分解能符号化技術によるＡＤ変換器は、エイリアシングフィルタ等のアナログ回路がディジタル化出来ること、及びアナログ量をディジタル量に変換する量子化部やＤＡ変換部が１〜数bitで回路化できるので、低コスト化、低消費電力化が図れる。

図１６にオーバーサンプル低振幅符号化技術による１bitＡＤ変換器の例を示し、その動作を簡単に説明する。１bitＡＤ変換器１６０は、減算器Ｊとアナログ積分器Ｋと量子化器Ｌとによって構成される。減算器Ｊでアナログ入力と量子化器Ｌの出力とを減算し、アナログ入力が増加方向に変化している場合には、量子化器Ｌは正極性のパルスを出力する。アナログ入力が減少方向に変化すると量子化器Ｌは負極性のパルスを出力する。アナログ入力値が変化しない場合は、量子化器Ｌは正と負のパルスを交互に出力する。サンプリング周波数（パルス間隔）を２〜３ＭＨｚ程度とすることによりアナログ入力信号の波形を忠実にＡＤ変換することが出来る。

図１７に１bitＡＤ変換器でディジタル化された信号をアナログ信号に復号する復号化手段を示す。１bitＡＤ変換器が上記したようなアルゴリズムで１bitの符号化信号を生成するものであるから、復号化手段１７０は、図１７に示すように低域通過フィルタで構成することができる。つまり、正極性のパルスが連続して入力される時のアナログ出力信号は、階段状に上昇し、正と負のパルスが交互に入力されるとアナログ出力信号は現状の値を維持し、負極性のパルスが連続して入力されると、アナログ出力信号はゼロに向かって減少し、更に負極性のパルスが入力されると、アナログ出力信号は負極性に至る。このようにして１bitＡＤ変換器のディジタル信号はアナログ信号に復号される。このようなオーバーサンプル低振幅符号化技術を用いることで、少ない信号線（１〜数bit）でアナログ信号を伝送することが可能になる。

このオーバーサンプル低振幅符号化技術を用い、発明者らが提案した多チャネル音響信号を低コストで伝送する多チャネル符号化装置を図１８に示す。Ｎ本のマイクロホン（１Ａ〜１Ｎ）からのアナログ信号のそれぞれを、オーバーサンプル低振幅分解能符号化手段１８０Ａ〜１８０ＮでＡ/Ｄ変換する。Ａ/Ｄ変換された各マイクロホンの信号が入力されるパケット多重化手段１６Ａでは、各マイクロホンを識別する識別信号をＡ/Ｄ変換器の出力信号に付し、小さなまとまりのデータ、つまりパケット（packet）化した上に更に多重化して伝送系１７Ａに送出する。（パケット受信手段１８Ａから伝送系１７Ｂの説明は、以下の説明と同じであるので省略する）
パケット受信手段１８Ｂは、そのパケット化されたマイクロホンの信号を受信し、パケット信号内の識別信号に応じて、識別信号に対応した復号化手段１８１Ａ〜１８１Ｎにマイクロホンの信号を供給する。復号化手段１８１Ａ〜１８１Ｎは、図１４で説明済みの動作を行いアナログ信号に復号化し、復号化手段１８１Ａ〜１８１Ｎそれぞれに接続されたスピーカーシステム７Ａ〜７Ｎで音響信号に変換されて出力される。

また、従来から複数のチャネル信号を時分割多重する場合は、その複数のチャネル信号を一箇所に集約し、各チャネル信号を同期信号の１周期間に設けられた複数のタイムスロットの各１つに順次割り当てて送出する方法が一般的であった。そうして多重化された時分割信号の分離も一箇所で行っている。
このように従来においては、パケット多重化、時分割多重化のいずれでも各チャネル信号を一箇所に集約しているため、多重化装置と各信号線間の配線が複雑になっていた。多重分離においても同様であった。
特開２００４−１９１５４５（図４）

しかしながら、上記したような従来の技術では、例えば、逐次比較型ＡＤ変換器を用いる場合よりは、オーバーサンプル低振幅符号化技術を用いているので、その分、伝送系の信号線を少なくすることが出来るが、オーバーサンプル低振幅符号化技術を用いた特徴を十分生かしているとは言えなかった。つまり、パケットによる多重化は、パケットのヘッダに記述されるアドレスによって個々のマイクロホンやスピーカー素子を識別する必要があり、数多くの素子の信号を多重化するには伝送速度の限界がある。また、個々のデータが大きくなるので多重化できるチャネル数も減少してしまう。

この発明はこのような点に鑑みてなされたものであり、オーバーサンプル低振幅符号化技術の特徴を生かして、構成が簡単で、伝送系の信号線の数が少なく、また高速な信号伝達が可能な多重化装置及び多重信号分離装置を提供することを目的とする。

この発明の信号多重化装置は、オーバーサンプル低振幅分解能符号化によって観測信号をディジタル信号とする複数の素子と、その複数の素子からのディジタル出力信号を時分割で共通信号線に多重化出力させる制御部とからなる。
更に、この発明の多重信号分離装置は、時分割多重化され、共通信号線に出力されたディジタル信号をオーバーサンプリングの１周期ごとに保持する複数の保持信号を生成する制御部と、その保持された信号をアナログ信号として復号する複数の素子とからなる。

以上のようにこの発明の信号多重化装置及び多重信号分離装置によれば、伝送系の信号線をオーバーサンプル低振幅符号によってディジタル化された少ない信号線（１〜数bitの共通信号線）で形成することから、個々の伝送信号に識別信号を必要としない、低コストで高速な時分割多重伝送が実現できる。

以下、この発明の装置の実施の形態を図面を参照して説明するが、その動作説明により、発明の方法の実施形態の説明も兼ねる。以降の説明において、同一のものには同一の参照符号を付け、説明は繰り返さない。
［第１の実施の形態］
［実施例１］
図１にこの発明による信号多重化装置の実施例１を示す。観測信号Ｓをオーバーサンプル低振幅分解能符号化でディジタル信号化する複数の素子１０ａ〜１０ｎのＡ/Ｄ変換出力が、共通信号線１１にそれぞれ接続されている。複数の素子１０ａ〜１０ｎをそれぞれ活性化させるサンプリングクロック１２と、素子の出力である観測信号のＡ/Ｄ変換結果を、共通信号線１１に時分割で出力させるゲート信号１３ａ〜１３ｎが制御部１００から供給されている。

素子の一例を図２に示す。図２は、観測信号として音を検出するマイクロホン３０を用いた素子１０ａ〜１０ｎの一つを示す。素子１０ａは、マイクロホン３０ａと１bitオーバーサンプル型Ａ/Ｄ変換器２２ａとゲート素子２３ａを一体化したものである。音波をマイクロホン３０ａで電気信号に変換し、その電気信号をアンプ２１ａで増幅し、その増幅された信号を、制御部１００からのサンプリングクロックが“１”（論理レベル１を意味する）のタイミングで１bitＡ/Ｄ変換器２２ａによってオーバーサンプリング低振幅分解能ディジタル信号にＡ/Ｄ変換する。制御部１００からのゲート信号が“１”のタイミングでゲート素子２３ａが制御され、Ａ/Ｄ変換されたディジタル信号が共通信号線１１に出力される。

制御部１００の動作タイムチャートを図３に示し、その動作を説明する。制御部１００は、マスタークロック３３の立下りのタイミングで動作するｎ段の分周回路１０１の最終分周出力信号を、サンプリングクロック１２として各素子１０ａ〜１０ｎに供給する。素子１０ａ〜１０ｎの前半の半分には、分周回路１０１の最終分周出力信号を反転させたサンプリングクロック１２￣（記号Ａ￣はＡの反転を意味する）が供給され、後半の半分には分周回路１０１の最終分周出力信号がそのまま供給されている。つまり、サンプリングクロック１２が“０”の期間で前半分の素子１０ａ〜１０＊（＊は素子全数の半分の数に対応した符号である）がサンプリングされ、“１”の期間で残り半分の素子がサンプリングされる。このサンプリングクロック１２の周波数を例えば、２ＭＨｚ程度にすることで、オーバーサンプリング状態で１bitＡ/Ｄ変換器２２ａが動作する。

各素子１０ａ〜１０ｎのＡ/Ｄ変換結果であるディジタル出力信号を共通信号線１１に出力するタイミングを決定するゲート信号１３ａ〜１３ｎは、分周回路１０１の最終分周出力（ｎ段目）の立下りのタイミングでマスタークロック３３の一周期分の時間幅のパルス信号を生成する微分回路１０２と、微分回路１０２の出力するパルス信号をマスタークロック３３の立ち上がりのタイミングでシフトさせるｎ段のシフトレジスタ１０３と、シフトレジスタ１０３の各段の出力とマスタークロック３３との論理積を取るＡＮＤゲート１０４ａ〜１０４ｎとによって生成される。

サンプリングクロック１２の周波数を例えば２ＭＨｚとし、素子の数をｎ個とすると、マスタークロック３３は、ｎ×２ＭＨｚの周波数に設定される。微分回路１０２は、分周回路１０１の最終分周出力信号の立下りのタイミングで、マスタークロック３３の１周期分の時間幅を持つパルスを周期的に発生する。微分回路１０２が発生したパルスは、ｎ段のシフトレジスタ１０３に入力され、マスタークロック３３の１周期の時間幅で１周期の時間ずつ遅れた（シフトされた）信号に変換される（１Ｑ，２Ｑ，３Ｑ，・・・）。
このマスタークロック３３の１周期分ずつシフトされたｎ段シフトレジスタ１０３の各段の出力信号と、マスタークロック３３との論理積で各素子のゲート信号が生成される。素子１０ａのゲート信号１３ａは、ＡＮＤゲート１０４ａによってマスタークロック３３のクロック１のタイミングに発生する。素子１０ｂのゲート信号１３ｂは、ＡＮＤゲート１０４ｂによってマスタークロック３３のクロック２のタイミングに発生する。

以下同様にｎ個の素子に対するｎ個のゲート信号がそれぞれ異なるタイミングに発生される。この結果、各素子１０ａ〜１０ｎで検出された音波は、共通信号線１１上に時分割多重される。
このようにこの発明の信号多重化装置によれば、複数の素子に個別の識別信号を付する事も無く、最小の信号線で、且つ高速な信号の伝送を行うことが可能になる。また、この共通信号線１１上の時分割多重信号には、同期信号が含まれていない。
［実施例２］
制御部として素子ごとに素子制御部を設け、素子を制御する配線数も減らした実施例２を図４に示す。各素子１０ａ,１０ｂ,１０ｃ,１０ｄごとに素子制御部４０ａ，４０ｂ,４０ｃ,４０ｄが設けられ、各素子１０ａ〜１０ｄには、各素子制御部４０ａ〜４０ｄからサンプリングクロック１２ａ〜１２ｄが供給されている。各素子制御部４０ａ〜４０ｄは前段の素子制御部からの逐次接続線４１ａ〜４１ｃによって芋づる式に順次接続されている。初段の素子１０ａの素子制御部４０ａには、初期指示生成部４２が接続されている。初期指示生成部４２及び各素子制御部４０ａ〜４０ｄには、マスタークロック線ＬＭＣからそれぞれマスタークロック３３が供給されている。各素子１０ａ〜１０ｄの出力は、各素子制御部４０ａ〜４０ｄを介して共通信号線１１に接続されている。図３は、素子が４個の例を示しているが、同じ接続関係でｎ個接続することが可能である。

図５(作図上の都合により図５−１と図５−２に分かれているが、本来１個の物である）に実施例２をより具体的に示す。図５は図４に対して回路を初期化するためのリセット信号５０を各素子制御部に送るリセット信号線ＬＲが追加されているが、他の構成は図４と全く同じである。リセット信号５０は、図５に用いられているＴ型フリップフロップ（Toggle type Flip Flop以降、ＴＦＦと称す）とＤ型フリップフロップ（Delay type Flip Flop以降、ＤＦＦと称す）の全てのリセット端子に接続され、回路全体を初期化するものである。動作停止時に“１”（初期化）、動作時に”０“とされる信号である。各素子１０ａ〜１０ｄを制御する素子制御部４０ａ〜４０ｄには、素子制御部自身がサンプリングクロックとゲート信号を生成する目的で、分周回路５１ａ〜５１ｄとゲート信号生成部５２ａ〜５２ｄとゲート素子５３ａ〜５３ｄがそれぞれに設けられている。なお、図２の説明では、ゲート素子２３ａ〜２３ｎが各素子に一体化された例で示したが、図５においては、そのゲート素子２３ａをゲート素子５３ａ〜５３ｄとして素子制御部側に組み込んだ構成で示している。動作に変わりはない。初段の素子１０ａを制御する素子制御部４０ａだけに、初期化指示生成部４２が設けられている。

各素子制御部４０ａ〜４０ｄは、それぞれが生成するサンプリングクロック１２ａ〜１２ｄを各素子１０ａ〜１０ｄに供給すると共に、各素子からのディジタル信号をゲート素子５３ａ〜５３ｄを介して共通信号線１１に出力する。各素子制御部同士は、逐次接続線で接続される。素子制御部４０ａと４０ｂが逐次接続線４１ａで、素子制御部４０ｂと４０ｃが逐次接続線４１ｂで、素子制御部４０ｃと４０ｄが逐次接続線４１ｃで接続されている。この実施例の最終段の素子制御部４０ｄには、逐次接続線４１ｄが接続されていない。

図５の動作を示すタイムチャートを図６に示し、動作を説明する。各素子制御部４０ａ〜４０ｄから各素子１０ａ〜１０ｄに供給されるサンプリングクロックの周波数を２ＭＨｚとした場合、マスタークロック３３の周波数は４倍の８ＭＨｚである。
各素子制御部４０ａ〜４０ｄ内のＴＦＦ２段で構成された分周回路５１ａ〜５１ｄは、マスタークロック３３の周波数をＴ端子に入力されるクロック信号の立下りで分周し、各素子へ供給するサンプリングクロック１２ａ〜１２ｄを生成する。素子１０ａと素子１０ｂのサンプリングクロック１２ａ,１２ｂと、素子１０ｃと素子１０ｄのサンプリングクロック１２ｃ,１２ｄの位相は１８０°異なっている。つまり、それぞれ同一の構成の分周回路を構成する最後のＴＦＦの異なる極性の出力がサンプリングクロックとされている。素子１０ａ,１０ｂのサンプリングクロックがＴＦＦのＱ￣、素子１０ｃ，１０ｄのサンプリングクロックがＴＦＦのＱ端子から取られている。したがって、リセット信号５０による初期化後は、最初に素子１０ａと１０ｂがサンプリングされ、次に素子１０ｃと１０ｄがサンプリングされる。デューティ５０％の信号であるサンプリングクロックによって交互に素子１０ａ,１０ｂと、素子１０ｂ,１０ｃが活性化される。

初段の素子１０ａを制御する素子制御部４０ａには、分周回路５１ａの最後のＴＦＦのＱ￣の立ち上がりでパルスを発生させる微分回路で構成された初期化指示生成部４２が設けられている。初期化指示生成部４２は、分周回路５１ａの最後のＴＦＦのＱ￣の立ち上がりでマスタークロック３３の一周期分の幅の初期化指示パルスを、サンプリングクロック（分周回路５１ａの最後のＴＦＦのＱ）の立下りのタイミングで周期的に発生する。
その初期化指示パルスは、ゲート信号生成部４２ａを構成するＤＦＦのＤ端子に入力され、マスタークロック３３の半周期分遅らされたＤＦＦ_5２ａのＱ出力とマスタークロック３３との論理積を取るアンドゲートＧ_5２ａによって、ゲート信号１となる。ゲート信号１は、素子１０ａのディジタル出力信号の共通信号線１１への接続を制御するゲート素子５３ａのコントロール端子に接続されている。

ゲート信号生成部５２ａを構成するＤＦＦ_５２ａのＱ出力は、初期化指示パルスをマスタークロック３３の半周期分遅らせた信号、図６においてマスタークロック３３のクロック１の立ち上がりからクロック２の立ち上がりまでのパルスである。このパルスが、次段への出力指示信号として逐次接続線４１ａによって素子制御部４０ｂに供給される。
逐次接続線４１ａによって、供給される出力指示信号は、素子制御部４０ｂのゲート信号生成部５２ｂを構成するＤＦＦ_５２ｂのＤ端子に入力される。ＤＦＦ_５２ｂのＱ出力は、マスタークロック３３のクロック２の立ち上がりで“１”（論理レベル１）になり、次のクロック３の立ち上がりのタイミングで“０”に変化する。つまり、素子制御部４０ａからの出力指示信号がマスタークロック３３の１クロック分遅れた信号となる。マスタークロック３３の１クロック分遅れたＤＦＦ_５２ｂのＱ出力とマスタークロック３３との論理積を取るアンドゲートＧ_５２ｂによって、ゲート信号２が生成される。ゲート信号２は、素子１０ｂのゲート素子５３ｂのコントロール端子に接続されている。

以降同様に、素子制御部４０ｃは、マスタークロック３３のクロック３の立ち上がりからクロック４の立ち上がりまで“１”となる出力指示信号を生成し、マスタークロック３３のクロック３のタイミングで“１”となるゲート信号３を生成する。
素子制御部４０ｄは、マスタークロック３３のクロック４の立ち上がりからクロック５の立ち上がりまで“１”となる出力指示信号を生成し、マスタークロック３３のクロック４のタイミングで“１”となるゲート信号４を生成する。
図５は、素子が４個しかない例であるので、４段目の素子制御部３０ｄからの出力指示信号は、開放されているが、上記した関係で以降ｎ個の素子及びｎ個の素子制御部を接続することが可能である。その場合、マスタークロック３３の周波数をサンプリングクロックの周波数の少なくともｎ倍にすれば良い。

以上説明した図５の動作を整理して述べると、マスタークロック３３が“０”の期間、素子１０ａと１０ｂが活性化（サンプリング）され、反対の”１”の期間は、素子１０ｃと１０ｄが活性化される。その状態において、素子１０ａのディジタル出力信号がマスタークロック３３のクロック１,５,９のタイミングで共通信号線１１に出力され、素子１０ｂはクロック２,６,１０、素子１０ｃはクロック３,７,１１、素子１０ｄはクロック４,８,１２のタイミングで共通信号線１１に出力される。この動作はマスタークロック３３が発生している間繰り返されるので、共通信号線１１を通して、各素子１０ａ〜１０ｄで観測したディジタル出力信号を多重化して伝送することが可能になる。

以上説明した実施例２は、図１に示した実施例１に対して、素子ごとに素子制御部を設けたことにより、素子制御のための長い配線を減らす効果がある。実施例１では、ｎ個の素子に対してそれを制御する制御部１００が１個であるために、それぞれを制御するための配線数を多く必要としていた。実施例２によればｎ個の素子に対して、共通信号線と初期化するためのリセット信号線ＬＲとマスタークロック線ＬＭＣと、各素子制御部間を接続する逐次接続線４１の４系統の信号線（配線）のみで構成することが出来る。
なお、この実施例２の最後の素子制御部４０ｄからの逐次接続線４１ｄが無い形で説明を行ったが、図４に破線で示すように素子制御部４０ｄからの逐次接続線４１ｄを初段の素子制御部４０ａに接続しても良い。このように素子制御部を逐次接続線で円環状に接続することも可能である。その場合、初期指示生成部４２が簡単なスイッチに置き換え可能である。図４に破線で示すスイッチ４４を一定時間（短い時間でよい）オンさせて素子制御部４０ａにゲート信号を発生させると、後は、逐次接続線４１ａ〜４１ｄを介して順次、各素子制御部が上記した動作を行う。
［実施例３］
更に素子を制御する配線を減らした実施例３を図７に示す。図７は実施例２で示した各素子制御部内に設けられた分周回路を固有値カウンタに置き換えた素子制御部７０ａ〜７０ｄとすることで、各素子制御部間を芋づる式に接続する逐次接続線を無くしたものである。その部分が異なるだけで他の構成は全く同じであるので、図７の説明は省略し、図７を具体的に構成した一例を示す図８について説明する。

図８(作図上の都合により図８−１と図８−２に分かれているが、本来１個の物である）は、実施例２と同様に素子が４個の例で示す。説明済みの実施例２と異なる点は、各素子制御部４０ａ〜４０ｄ内の分周回路５１ａ〜５１ｄが、固有値カウンタ８０ａ〜８０ｄに置き換わっている点だけが異なっている。
固有値カウンタ８０ａ〜８０ｄの構成は、単純な２bit（この例では素子が４個なので２２bitである）のバイナリーカウンターで構成され、各カウンタがそれぞれの固有値でキャリーを発生させるようにデコーダ８１ａ〜８１ｄを有している。図９にその動作タイムチャートを示す。素子制御部４０ａの固有値カウンタ８０ａに設けられたデコーダ８１ａは、ＡＮＤゲートで構成され固有値カウンタのカウント値が０の期間“１”となるパルスを発生させ、ゲート信号生成部５２ａに供給する。

素子制御部４０ｂでは、固有値カウンタのカウント値が１の期間“１”となるパルスを発生させ、ゲート信号生成部５２ｂに供給する。以降同様にカウント値２の期間が素子１０ｃ、カウント値３の期間が素子１０ｄのタイミングとなる。
この各固有値カウンタ８０ａ〜８０ｄが生成するパルスは、実施例２で示した逐次接続線４１ａ〜４１ｃによって次段の素子制御部へのゲート信号生成のタイミングを指示する信号と同じものである。
このように各素子制御部内に固有値カウンタを設けることで、実施例２で示した逐次接続線も無くすことが可能になる。この結果、共通信号線１１とリセット信号線ＬＲとマスタークロック線ＬＭＣの３本の配線だけで、ｎ個の素子の信号を時分割多重伝送することができる。この例では、素子を４個の例で説明したが、素子の数を増やしても固有値カウンタ８０ａ〜８０ｄのカウント値を増やすだけの変更で、この発明を実施することが出来る。

以上述べたような構成において、オーバーサンプル低振幅分解能符号化によって複数の観測信号をディジタル化する過程と、そのディジタル化した複数の観測信号を共通信号線に時分割で出力する過程を実行することで、信号多重化方法が実現できる。
［第２の実施の形態］
［実施例１］
図１０にこの発明による多重信号分離装置を示す。観測信号をオーバーサンプル低振幅分解能符号化でディジタル信号化した複数の信号が伝送される共通信号線１１に、ディジタル信号をアナログ信号に復号するｎ個の素子６０ａ〜６０ｎが接続されている。各素子には、制御部２００から共通信号線１１上に多重化されたディジタル信号をオーバーサンプリングの１周期ごとに保持するための保持信号２０ａ〜２０ｎが、それぞれ供給されている。

素子６０ａ〜６０ｎの一例を図１１に示す。図１１は、例えばスピーカー１１０を用いた素子６０ａ〜６０ｎの一つを示す。素子６０ａは、制御部２００から供給される保持信号２０ａによって共通信号線１１上のディジタル信号を保持する保持素子１１１と、保持素子１１１で保持したディジタル信号をアナログ信号に復号する復号手段１１２と、復号手段１１２の出力信号を増幅してスピーカー１１０に供給するアンプ１１３とで構成される。
復号手段１１２については、背景技術で説明した図１４と同じものであるので、説明を省略する。このように素子６０ａを構成することで、オーバーサンプリング周波数の周期でディジタル化された例えば音波を再生することが可能である。

制御部２００の動作が図３で説明した信号多重化装置の実施例１の動作とほとんど同じである。したがってタイムチャートは図３を参照されたい。図３の微分回路１０２が２０２、ＡＮＤゲート１０４ａが２０４ａに相当する。制御部２００は、マスタークロック３３の立下りのタイミングで動作するｎ段の分周回路２０１と、最終分周出力の立下りのタイミングでマスタークロック３３の一周期分の時間幅のパルス信号を生成する微分回路２０２と、微分回路１０２の出力するパルス信号をマスタークロック３３の立ち上がりのタイミングでシフトさせるｎ段のシフトレジスタ２０３と、シフトレジスタ２０３の各段の出力とマスタークロック３３との論理積を取るＡＮＤゲート２０４ａ〜２０４ｎとで構成される。

微分回路２０２は、分周回路２０１の最終分周出力信号の立下りのタイミングで、マスタークロック３３の１周期分の時間幅を持つパルスを周期的に発生する。微分回路２０２が発生したパルスは、ｎ段のシフトレジスタ２０３に入力され、マスタークロック３３の１周期の時間幅で１周期の時間ずつ遅れた（シフトされた）信号に変換される（１Ｑ，２Ｑ，３Ｑ，・・・）。
このマスタークロック３３の１周期分ずつシフトされたｎ段シフトレジスタ２０３の各段の出力信号とマスタークロック３３との論理積で各素子の保持信号が生成される。素子６０ａの保持信号は、ＡＮＤゲート２０４ａによってマスタークロック３３のクロック１のタイミングに発生する。保持素子１１１はＤＦＦ等で構成されるラッチ回路であり、例えば保持信号が“１”の時に読み込み“０”に変化する瞬間の共通信号線１１上の信号を保持するものである。素子１０ｂのゲート信号は、ＡＮＤゲート２０４ｂによってマスタークロック３３のクロック２のタイミングに発生する。

以下同様にｎ個の素子に対するｎ個の保持信号がそれぞれ対応するタイミングで共通信号線１１に出力されたディジタル信号を保持する。したがって、共通信号線１１にオーバーサンンプリング低振幅分解能符号化によってディジタル化され、多重化された信号多重化装置と同じマスタークロック周波数及び、初期動作を同時に開始させれば、上記した構成により多重信号分離が可能である。初期動作を同時に開始させるのは、信号多重化装置側のリセット信号と同じリセット信号を多重分離装置側でも用いるようにすれば容易に行える。

なお、上記した例では、共通信号線１１上にマイクロホン側の信号が出力されるタイミングと、多重分離装置側の保持回路が共通信号線１１上の信号を保持（ラッチ）するタイミングが一致しているように見えるが、一般的には保持信号の立下りのタイミングの方が、共通信号線１１上のデータが不定になるより早いため確実に保持することが可能である。この辺りの遅延による動作が心配の場合は、マスタークロックよりも高い周波数の信号を用いて保持信号を生成するようにすれば良く、タイミング上の余裕を確保することは容易であり設計上の問題である。

また、この発明の説明のために示した具体的な回路についても、あくまでも一例であり、例えば固有値カウンタ等は、その設計方法によって種々の変形が可能なことは言うまでも無いことである。
［実施例２］
制御部を素子ごとに設けられる素子制御部とし、配線数も減らした実施例２を図１２(作図上の都合により図１２−１と図１２−２に分かれているが、本来１個の物である）に示す。各素子６０ａ,６０ｂ,６０ｃ,６０ｄごとに素子制御部１２０ａ，１２０ｂ,１２０ｃ,１２０ｄが設けられ、各素子６０ａ〜６０ｄには、各素子制御部内に設けられた保持素子１１１ａ〜１１１ｄで保持された信号が、供給されている。実施例２では、１１１ａ〜１１１ｄを各素子制御部内に組み込んだ構成としている。動作は、信号多重化装置の実施例２で説明した図５の動作とほぼ同じである。

そこで、対応するものの参照符号を明らかにすることで、動作説明は省略する。図５−１の初期化指示生成部４２が図１２の初期化指示生成部１２２、分周回路５１が分周回路１２１、ゲート信号生成部５２が保持信号生成部１２３に対応する。
図１２の多重分離装置の動作タイムチャートを図１３に示す。素子制御部１２０ａ内の保持信号２０ａは、マスタークロック３３のクロック１のタイミングで発生する。素子制御部１２０ｂが生成する保持信号２０ｂは、マスタークロック３３のクロック２のタイミングで発生する。以下同様に、素子６０ｃの保持信号２０ｃはクロック３、素子６０ｄの保持信号はクロック４のタイミングで発生され、以降繰り返される。

図１２の例では、保持素子１１１がＤＦＦで構成されているので、保持信号の立下りの瞬間の共通信号線１１上のディジタル信号を保持するように動作する。今、信号多重化装置もこの保持信号２０ａに対応するゲート信号１３ａをある特定の位置のマイクロホンからなる素子１０ａに割り当てたとすると、そのマイクロホンの位置で捕らえた音波を素子６０ａのスピーカーで再生することができる。
例えば、信号多重化装置の実施例３を応用した例を図１４に示す。図１４は、部屋の窓等に取り付けられるカーテン１４０にこの発明による信号多重化装置を組み込んだ例を示す。カーテンレール１４１に掛けられたカーテン１４０の表面全体にマイクロホンからなる素子１０ａ〜１０ｎが多数分散配置されていて、それらの素子間が共通信号線１１で結ばれている。共通信号線１１に沿って破線で示すその他の制御線１４２が配線されている。その他の制御線１４２は、例えば各素子に電源を供給する電源線と、初期化する為のリセット信号と、マスタークロックからなる。

信号多重化装置側をこのカーテン１４０のように構成し、多重信号分離装置側を、図示しないが、図１４の素子をスピーカーに置き換えた同じカーテン状のものとする。そうした上で信号多重化装置側の素子１０ａの位置で収音した音波を、再生するスピーカー（素子６０ａ）をカーテン上の同じ位置に相当する場所に素子６０ａを置く。そうしておいて、そのカーテン状の多重信号分離装置を他の部屋の窓に掛け、両方のカーテンを共通信号線で結ぶと、信号多重化装置側が置かれた部屋の音場を他の部屋に忠実に伝達することが可能である。

図１４を参照して説明した信号多重化装置と多重信号分離装置において共通する点は、多くの素子が分布して設けられ、これら素子の配置に沿って共通信号線１１及びその他の制御線１４２が設けられ、共通信号線上における時分割多重化信号には同期信号が含まれないものである。共通信号線１１やその他の制御線１４２は、一次元のみならず図１４に示したようにほぼ２次元に配置してもよく、或いは、図４で述べたように図１４中に一点鎖線で示すように共通信号線１１及びその他の制御線１４２の始端と終端を連結して環状に接続してもよい。この場合は図５、図１２に示した実施例では終端の素子制御部からの逐次接続線を、始端の素子制御部のゲート信号生成部に初期化指示生成部４２からの信号の替わりに接続すればよい。この場合は、マスタークロック３３の周波数をオーバーサンプリング周波数の調度素子数倍にする必要がある。
［実施例３］
多重信号分離装置も実施例２に示した逐次接続線を無くすことが可能である。逐次接続線を無くした実施例３を図１９(作図上の都合により図１９−１と図１９−２に分かれているが、本来１個の物である）に示す。上記した多重信号分離装置の実施例２（図１２）の各素子制御部内に、信号多重化装置の実施例３（図８）で示したものと同じように、固有値カウンタ８０ａ〜８０ｄを設けたものである。参照符号を同一とし動作説明は省略する。このように多重信号分離装置においても実施例２に示した各素子制御部内の分周回路を、固有値カウンタに置き換えることで、逐次接続線が必要でなくなる。

その結果、共通信号線１１とリセット信号線ＬＲとマスタークロック線ＬＭＣの３本の配線だけで、ｎ個の素子の信号を多重信号分離することができる。
以上述べたような構成において、オーバーサンプル低振幅分解能符号化によってディジタル化された信号が時分割多重化されて伝送される共通信号線上のディジタル信号を、オーバーサンプリングの１周期ごとに保持する過程により共通信号線上の信号を分離する多重信号分離方法が実現できる。
以上、この発明による信号多重化装置と多重信号分離装置を、マイクロホンとスピーカーとからなる素子の例で説明を行って来たが、この発明は、これに限定されない。図１５に示すように他のセンサを用いることも可能である。

図１５（ａ）は、マイクロホンの代わりに温度センサを用いた素子を示している。温度センサ１５０を図１４に示したように多数分散させて配置することで、部屋や比較的大きな物体の温度分布を細かく把握することが可能になる。室内温度は音ほど変化の速度が速く無いので、敢えてオーバーサンプリングで動作させる必要は無いが、この発明の特徴である少ない信号線で多数の情報を伝達できる特徴を生かすことが出来る。
図１５（ｂ）はマイクロホンの替りに加速度センサ１５１を用いた素子を示している。ロボット等には、多数の３軸の加速度センサが用いられる。そのような複数の情報を多数伝送する場合には、共通信号線を増やすことで対応可能である。単純に共通信号線の数を増やすことで、例えばロボット等の制御にこの発明を応用することもできる。

他のセンサの利用も考えられる。例えばペーハー（ＰＨ）センサを用い、河川の環境測定をするような場合にもこの発明が利用可能である。その場合はマスタークロックが数Ｋｍに渡って配線されることが考えられるので、遅延及び損失の少ない光ファイバーケーブルでマスタークロックを伝送する等の工夫は必要になる。しかし、そのような用途においても、この発明の技術思想はそのまま生かすことが可能である。
以上のようにこの発明の信号多重化装置及び多重信号分離装置によれば、伝送系の信号線をオーバーサンプル低振幅符号化ディジタル信号の少ない信号線（１〜数bitの共通信号線）だけで形成でき、個々の伝送信号に識別信号を必要としない、低コストで高速な時分割多重伝送が実現できる。

なお、上記した実施例では、１bitＡ/Ｄ変換及び1bit復号器の例で説明を行って来たが、ΣΔオーバーサンプル低振幅分解能符号化技術によるＡＤ変換器及び復号器は３bit程度まで多bit化できることが周知である。振幅精度が求められるような場合は、２bitあるいは３bit化する場合も想定される。その場合は、上記説明した１bitＡ/Ｄ変換器と復号手段を単純に多bit化し、それぞれのbitに対して共通信号線を設ければ同じようにこの発明が実現可能である。
また、この発明の信号多重化装置の実施例１〜３と、多重信号分離装置の実施例１〜３とは、相互に独立した関係で組み合わせることが可能であり、どのように組み合わせてもこの発明の特徴である、構成が簡単で、伝送系の信号線の数が最小で、また高速である効果を得ることが出来る。

この発明による信号多重化装置の実施例１の機能構成例を示す図。図１中の素子の一例（マイクロホン）を示す図。図１中の制御部１００の動作タイムチャートを示す図。この発明による信号多重化装置の実施例２の機能構成例を示す図。この発明による信号多重化装置の実施例２の具体構成例を示す図。この発明による信号多重化装置の実施例２の具体構成例を示す図。図５−１と図５−２の動作タイムチャートを示す図。この発明による信号多重化装置の実施例３の機能構成例を示す図。この発明による信号多重化装置の実施例３の具体的構成例を示す図。この発明による信号多重化装置の実施例３の具体的構成例を示す図。図８−１と図８−２の動作タイムチャートを示す図。この発明による多重信号分離装置の実施例１の機能構成例を示す図。図１０中の素子の一例（スピーカー）を示す図。この発明による多重信号分離装置の実施例２の機能構成例を示す図。この発明による多重信号分離装置の実施例２の機能構成例を示す図。図１２の動作タイムチャートを示す図。この発明の信号多重化装置又は多重信号分離装置の適用例を示す図。他の素子の例を示す図。従来のオーバーサンプル低振幅符号化技術による１bitＡＤ変換器の例を示す図。従来のオーバーサンプル１bit復号化手段を示す図。従来の多チャネル符号化装置を示す図。この発明による多重信号分離装置の実施例３の具体的構成例を示す図。この発明による多重信号分離装置の実施例３の具体的構成例を示す図。

Claims

減算器とアナログ積分器と量子化器とで構成されるオーバーサンプル低振幅分解能符号化によって観測信号をディジタル信号とする複数の素子と、
上記複数の素子のディジタル観測信号を伝達する共通信号線と、
上記共通信号線に上記複数の素子のディジタル観測信号を時分割で出力させる制御部と、
から構成され、
上記制御部は、素子ごとに設けられた素子制御部として構成され、各素子制御部は、前段に接続された逐次接続線からの出力指示信号に応答して上記複数素子よりのディジタル信号を上記共通信号線に出力すると共に、次段の素子に対し、出力指示信号を逐次接続線に送出するものであり、
初段の素子制御部は上記オーバーサンプル低振幅分解能符号化のオーバーサンプリングの１周期ごとに出力指示信号を生成するものであることを特徴とする信号多重化装置。
請求項１に記載の信号多重化装置において、
上記制御部は素子ごとに設けられた素子制御部として構成され、各素子制御部は、
上記素子ごとに固有の識別番号の指示する時間を生成し、その時間に、当該ディジタル信号をそれぞれ上記共通信号線に出力するものであることを特徴とする信号多重化装置。
観測信号を減算器とアナログ積分器と量子化器とで構成されるオーバーサンプル低振幅分解能符号化でディジタル信号化した複数の信号が時分割多重化されて伝送される共通信号線と、
上記共通信号線上のディジタル信号を上記オーバーサンプル低振幅分解能符号化のオーバーサンプリングの１周期ごとに保持する保持信号を生成する制御部と、
その保持された信号をアナログ信号として復号する複数の素子と、
を備え、
上記制御部は素子ごとに設けられた素子制御部として構成され、各素子制御部は、前段に接続された逐次接続線からの保持指示信号に応答して上記共通信号線上の信号を保持するものであり、
初段の素子制御部は上記オーバーサンプリングの１周期ごとに保持指示信号を生成するものであることを特徴とする多重信号分離装置。
請求項３に記載の多重信号分離装置において、
上記制御部は素子ごとに設けられた素子制御部として構成され、各素子制御部は、上記素子ごとに固有の識別番号の指示する時間を生成し、その時間に、上記共通信号線上の信号を保持するものであることを特徴とする多重信号分離装置。
減算器とアナログ積分器と量子化器とで構成されるオーバーサンプル低振幅分解能符号
化によって観測信号をディジタル信号とする複数の素子と、
上記複数の素子のディジタル観測信号を伝達する共通信号線と、
上記共通信号線に上記複数の素子のディジタル観測信号を時分割で出力させる制御部と、
を備える信号多重化方法であって、
上記複数の素子が、減算器とアナログ積分器と量子化器とによオーバーサンプル低振幅分解能符号化によって観測信号をディジタル信号とする過程と、
上記制御部は、素子ごとに設けられた素子制御部として構成され、その初段の素子制御部が、上記オーバーサンプル低振幅分解能符号化のオーバーサンプリングの１周期ごとに出力指示信号を生成し、上記初段の素子制御部以外の各素子制御部が、前段に接続された逐次接続線からの出力指示信号に応答して上記複数素子よりのディジタル信号を上記共通信号線に出力すると共に、次段の素子に対し、出力指示信号を逐次接続線に送出する過程と、
により信号を多重化する信号多重化方法。
観測信号を減算器とアナログ積分器と量子化器とで構成されるオーバーサンプル低振幅分解能符号化でディジタル信号化した複数の信号が時分割多重化されて伝送される共通信号線と、
上記共通信号線上のディジタル信号を上記オーバーサンプル低振幅分解能符号化のオーバーサンプリングの１周期ごとに保持する保持信号を生成する制御部と、
その保持された信号をアナログ信号として復号する複数の素子と、
を備える多重信号分離方法であって、
上記制御部は素子ごとに設けられた素子制御部として構成され、その初段の素子制御部が、上記オーバーサンプリングの１周期ごとに出力指示信号を生成し、上記初段の素子制御部以外の各素子制御部が、前段に接続された逐次接続線からの保持指示信号に応答して上記共通信号線上の信号を保持する過程により上記共通信号線上の信号を分離する多重信号分離方法。