CN115174305B - 基于iis接口的数据转换控制系统及芯片 - Google Patents

Abstract

本发明公开基于IIS接口的数据转换控制系统及芯片，该数据转换控制系统包括IIS接口发送器和IIS接口接收器，IIS接口发送器用于交替接收左声道的并行数据和右声道的并行数据；IIS接口发送器用于从第一计数起点时刻开始，对串行时钟信号的边沿计数，获得第一计数值；还用于从第二计数起点时刻开始，对串行时钟信号的边沿计数，获得第二计数值。并串转换器，用于以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据；还以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据；并串转换器，用于将第一串行数据和第二串行数据合并为串行数据。

Description

基于IIS接口的数据转换控制系统及芯片

技术领域

本发明涉及音频数据传输的技术领域，尤其涉及基于IIS接口的数据转换控制系统及芯片。

背景技术

Inter IC Sound（简称：IIS）总线，又称集成电路内置音频总线，是对数字音频设备之间的音频数据传输而制定的一种总线标准，具有独立的时钟线与数据信号线，通过将数据信号和时钟信号分离，避免因时差诱发的失真，为用户节省购买抵抗音频抖动的专业设备的费用。

IIS总线至少具有串行数据信号(简称SDATA（SDATA可以有多个，如SDATA0、SDATA1）)、串行时钟信号(简称SCLK)以及用于选择左右声道的数据的帧时钟信号(简称LRCK或WS)；有时为了使系统间能够更好地同步，还需要另外传输一个主时钟信号MCLK，也叫系统时钟（Sys Clock），是IIS总线的时钟源分频的结果，主时钟信号MCLK的时钟频率是采样频率的256倍或384倍或其它倍数。IIS总线设计有接口模块寄存器，用于配置主机模式和从机模式；一般的音频芯片中，IIS总线的发送接口模块连接模数转换器并将模数转换器输出的数据转换到对应的通道中，IIS总线的接收接口模块连接有或内置有音频编解码芯片，一般地，在主机模式下，主机设备是模数转换器，从机设备是音频编解码芯片，系统时钟信号MCLK、串行时钟信号SCLK和帧时钟信号LRCLK均由主机设备提供，模数转换器向IIS总线的发送接口模块传输并行数据pd_out，但比较难确定需要被IIS总线的发送接口模块采样的并行数据pd_out与帧时钟信号LRCLK（等效于IIS总线的发送接口模块的采样时钟信号）的时序关系，即当帧时钟信号LRCLK发生信号翻转时，并行数据pd_out相对于帧时钟信号LRCLK跳变时刻的先后顺序和时间差是未知的，若对并行数据pd_out进行并转串操作，则无法确定所述并行数据pd_out的最高位的获取时间、或无法在合适的时间周期内获取转换出来的有效的串行数据，导致IIS总线无法兼容多种类型的外接芯片，适用范围受限。

发明内容

为了克服上述技术缺陷，本发明公开基于IIS接口的数据转换控制系统及芯片，具体的技术方案如下：

基于IIS接口的数据转换控制系统，该数据转换控制系统包括IIS接口发送器和IIS接口接收器，IIS接口发送器和IIS接口接收器之间交互的信号包括串行时钟信号和声道选择时钟信号；IIS接口接收器被配置为在串行时钟信号的驱动下接收IIS接口发送器发送串行数据；IIS接口发送器和IIS接口接收器都内置有IIS接口，IIS接口发送器和IIS接口接收器之间通过IIS总线建立电性连接；IIS接口发送器用于在声道选择时钟信号的作用下，交替接收左声道的并行数据和右声道的并行数据；IIS接口发送器用于从第一计数起点时刻开始，对串行时钟信号的边沿计数，获得第一计数值；IIS接口发送器还用于从第二计数起点时刻开始，对串行时钟信号的边沿计数，获得第二计数值；其中，第一计数起点时刻和第二计数起点时刻都是可调节；并串转换器，用于以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据，使左声道的并行数据的最高位最先被转换出来；并串转换器，用于以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据，使右声道的并行数据的最高位最先被转换出来；并串转换器，用于将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器。

进一步地，IIS接口发送器的内部设置第一数据通道和第二数据通道；第一数据通道用于在声道选择时钟信号是第二有效电平时，接收左声道的并行数据，该左声道的并行数据是应用于音频设备的左声道的多比特位数据；第二数据通道用于在声道选择时钟信号是第一有效电平时，接收右声道的并行数据，该右声道的并行数据是应用于音频设备的右声道的多比特位数据；第一数据通道和第二数据通道是同一个数据通道的条件下，声道选择时钟信号是第二有效电平时，所述IIS接口发送器将该数据通道设置为第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将该数据通道设置为第二数据通道；或者，在第一数据通道和第二数据通道分别是两个不同的数据通道的条件下，声道选择时钟信号是第二有效电平时，所述IIS接口发送器将左声道的并行数据送往第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将右声道的并行数据送往第二数据通道。

进一步地，IIS接口发送器包括左声道计数器和右声道计数器；左声道的并行数据是标记为第一并行数据，右声道的并行数据是标记为第二并行数据；左声道计数器，用于依据声道选择时钟信号和右声道计数器的计数值确定第一计数起点时刻，并从第一计数起点时刻开始对串行时钟信号的边沿计数，并保存第一并行数据的每个比特位下对应的计数值，并将该计数值标记为所述第一计数值；右声道计数器，用于依据声道选择时钟信号和左声道计数器的计数值确定第二计数起点时刻，并从第二计数起点时刻开始对串行时钟信号的边沿计数，并保存第二并行数据的每个比特位下对应的计数值，并将该计数值标记为所述第二计数值；并串转换器，用于以第一计数值的反码为第一并行数据中当前被转换的比特位的排序，将第一并行数据设置为由高位向低位依次输出，并确定转换形成所述第一串行数据；并串转换器，还用于以第二计数值的反码为第二并行数据中当前被转换的比特位的排序，将第二并行数据设置为由高位向低位依次输出，并确定转换形成所述第二串行数据。

进一步地，第一计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第一有效电平翻转为第二有效电平，则所述IIS接口发送器将声道选择时钟信号由第一有效电平翻转为第二有效电平的时刻标记为第一计数起点时刻，再触发左声道计数器从第一计数起点时刻开始计数；声道选择时钟信号是第二有效电平的情况下，若第一计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第一计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第一计数起点时刻，再触发左声道计数器从第一计数起点时刻开始计数；声道选择时钟信号是第一有效电平、且右声道计数器的计数值小于右声道计数阈值时，左声道计数器的计数值保持为数值零；其中，第一有效电平不同于第二有效电平；其中，左声道计数器从第一计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第一并行数据的所有比特位的并行接收。

进一步地，当声道选择时钟信号是第一有效电平、且右声道计数器的计数值大于右声道计数阈值时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；当声道选择时钟信号是第二有效电平时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；当声道选择时钟信号是第一有效电平、且右声道计数器的计数值等于数值零时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；其中，左声道计数器配置的计数使能信号是所述第一计数使能信号；其中，右声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得第一计数起点时刻和右声道计数阈值都是可调节的参数；右声道计数阈值的最大值是小于右声道计数器所允许的最大计数值。

进一步地，第二计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将声道选择时钟信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再触发右声道计数器从第二计数起点时刻开始计数；声道选择时钟信号是第一有效电平的情况下，若第二计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第二计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再触发右声道计数器从第二计数起点时刻开始计数；声道选择时钟信号是第二有效电平、且左声道计数器的计数值小于左声道计数阈值时，右声道计数器的计数值保持为数值零；其中，第一有效电平不同于第二有效电平；其中，右声道计数器在所述第二计数起点时刻处的计数值为数值零；从第二计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第二并行数据的所有比特位的并行接收。

进一步地，当声道选择时钟信号是第二有效电平、且左声道计数器的计数值大于或等于左声道计数阈值时，IIS接口发送器为右声道计数器配置的计数使能信号是第一有效电平；当声道选择时钟信号是第一有效电平时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；当声道选择时钟信号是第二有效电平、且左声道计数器的计数值等于数值零时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；其中，右声道计数器配置的计数使能信号是所述第二计数使能信号；其中，左声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得第二计数起点时刻和左声道计数阈值都是可调节的参数；左声道计数阈值的最大值是小于左声道计数器所允许的最大计数值。

进一步地，在所述串行时钟信号的驱动下，一帧所述第一并行数据和一帧所述第二并行数据组成先后输入IIS接口发送器的相邻两帧并行数据，形成IIS接口发送器交替接收左声道的并行数据和右声道的并行数据；所述第一并行数据的位宽等于所述第二并行数据的位宽时，所述第二并行数据的位宽或所述第一并行数据的位宽被配置为采样位数，声道选择时钟信号的频率被配置为IIS接口发送器的采样频率，串行时钟信号的频率等于采样频率与采样位数的乘积的两倍，其中，串行时钟信号与声道选择时钟信号同步，所述第一并行数据的每个比特位和第二并行数据的每个比特位都对应于串行时钟信号的一个脉冲，使得串行时钟信号的每个上升沿到来时采样并行数据的一个比特位。

进一步地，所述以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据的实现方式包括：每当左声道计数器获得一个第一计数值，则所述并串转换器将该第一计数值按逻辑取反，获得第一计数值的反码，再将第一计数值的反码设置为所述第一并行数据中当前被转换的比特位的排序；所述并串转换器按照最新设置出的所述第一并行数据中当前被转换的比特位的排序，串行输出所述第一串行数据，并确定该第一计数值为所述第一并行数据的对应比特位的转换次序，其中，在所述第一并行数据中，排序越大的比特位处的二进制数据被配置为越先转换出所述第一串行数据；其中，最先串行输出的一位二进制位数据是所述第一并行数据的最高位的二进制数据；其中，声道选择时钟信号是第二有效电平时，并串转换器控制所述第二串行数据保持为第一有效电平，以避免在所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第一串行数据。

进一步地，所述以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据的实现方式包括：每当右声道计数器获得一个第二计数值，所述并串转换器将该第二计数值按逻辑取反，获得第二计数值的反码，再将第二计数值的反码设置为所述第二并行数据中当前被转换的比特位的排序；所述并串转换器按照最新设置出的所述第二并行数据中当前被转换的比特位的排序，串行输出所述第二串行数据，并确定该第二计数值为所述第二并行数据的对应比特位的转换次序，其中，在所述第二并行数据中，排序越大的比特位处的二进制数据被配置为越先转换为所述第二串行数据；其中，最先串行输出的一位二进制位数据是所述第二并行数据的最高位的二进制数据；其中，声道选择时钟信号是第一有效电平时，并串转换器控制所述第一串行数据保持为第一有效电平，以避免所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第二串行数据。

进一步地，所述将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器的实现方式包括：并串转换器，还用于在串行时钟信号的同一时钟周期内，将串行输出的第一串行数据和串行输出的第二串行数据作逻辑与运算，获得所述串行数据，形成二进制编码的音频数据，然后控制所述串行数据通过触发器延时串行时钟信号的一个时钟周期，再将延时后的所述串行数据传输给IIS接口接收器。

进一步地，所述数据转换控制系统还设置有主时钟信号，其中，主时钟信号的频率等于串行时钟信号的频率与预设分频系数的乘积，预设分频系数是正整数，使主时钟信号与串行时钟信号同步；主时钟信号是由IIS接口发送器或IIS接口接收器提供；当IIS接口发送器是主机，且IIS接口接收器是从机时，IIS接口发送器向IIS接口接收器提供串行时钟信号和声道选择时钟信号；当IIS接口发送器是从机，且IIS接口接收器是主机时，IIS接口接收器向IIS接口发送器提供串行时钟信号和声道选择时钟信号。

进一步地，IIS接口发送器是设置在Sigma-Delta型模数转换器内；IIS接口发送器的信号输入端与Sigma-Delta型模数转换器内的数字滤波器连接，数字滤波器用于将所述左声道的并行数据或所述右声道的并行数据传输给IIS接口发送器；数字滤波器与Sigma-Delta型模数转换器内的调制器连接，Sigma-Delta型模数转换器内的调制器用于将模拟输入信号调制为脉冲密度调制信号再将脉冲密度调制信号传输给数字滤波器，其中，脉冲密度调制信号是多比特位的数字信号；模拟输入信号包括来自音频设备的右声道的模拟信号以及来自音频设备的左声道的模拟信号；IIS接口接收器是应用于音频领域的编解码器；其中，IIS接口接收器和IIS接口发送器都集成IIS接口配置寄存器。

一种芯片，所述芯片是属于音频处理芯片，包括所述基于IIS接口的数据转换控制系统。

与现有技术相比，本发明能够在IIS接口发送器交替接收并行数据的过程中，在对应计数器使能信号的控制下，依据计数器的计数值对当前选择的声道内传输过来的并行数据进行并串转换，以把握好由IIS接口发送器传输给IIS接口接收器的串行数据的工作时序特征，从而适应性地调节前述并串转换的起点和发展阶段，使之应用上具有一定的灵活性，可以满足不同的外接音频芯片的需求。

本发明使用两个计数器实现对应通道上的数据的并串转换，其中一个计数器的计数起点的设定需要以另一个计数器的实时计数值与判断阈值的大小为基础，并结合声道选择时钟信号来确定当前选择的声道的使能信号以触发计数器开始计数，进而实现通过改变判断阈值来可以改变两个计数器开始计数的起点时刻，因此将计数器的计数起点做成可调节，对应的，取反处理后，按计数顺序输出最高位的时刻也是可调节的，即串并转换时间是可调可控的，这样使之应用上具有一定的灵活性，提高并转串后数据的准确度，可以满足不同类型外接芯片的需求。

本发明所使用的串行时钟信号和声道选择时钟信号是同步的且能够由一个主时钟信号分频出来，保证通过IIS总线连接的两个芯片设备的信号同步；则在前述计数器的计数驱动下，能够准确获得并串转换出的（移位输出）的最高比特位数据且与相关时钟信号的上升沿对齐。串行时钟信号、声道选择时钟信号以及主时钟信号的来源可以灵活配置于数据转换控制系统的内外部，提高IIS接口使用的灵活性。

附图说明

图1是本实施例公开的基于IIS接口的数据转换控制系统的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。为进一步说明各实施例，本发明提供有附图。这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。除非另作定义，本发明所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、系统产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

本发明一实施例公开基于IIS接口的数据转换控制系统，结合图1可知，该数据转换控制系统包括IIS接口发送器和IIS接口接收器，IIS接口发送器和IIS接口接收器之间交互的信号包括串行时钟信号SCLK和声道选择时钟信号LRCK，优选地还包括主时钟信号MCLK，其中，串行时钟信号SCLK的上升沿和声道选择时钟信号LRCK的上升沿对齐，且可以是由主时钟信号MCLK分频获得，或者由其它分频时钟源获得；IIS接口接收器被配置为在串行时钟信号SCLK的驱动作用下接收IIS接口发送器发送的串行数据，其中，IIS接口发送器发送的串行数据可以与串行时钟信号SCLK的上升沿同步，也可以与串行时钟信号SCLK的下降沿同步，其中，IIS接口接收器选择在串行时钟信号SCLK的上升沿接收串行数据。IIS接口发送器和IIS接口接收器之间通过IIS总线建立电性连接，其中，IIS接口发送器的内部和IIS接口接收器的内部都设置有IIS接口，从而按照IIS协议传输多比特位的并行数据或逐位地顺序传送数据。

IIS接口发送器用于在声道选择时钟信号的作用下，交替接收左声道的并行数据和右声道的并行数据，接收的并行数据可以是模数转换器内部的数字滤波器输出的多比特位的并行数据；这些并行数据的每个比特位是并行输入所述IIS接口发送器，且是在串行时钟信号的同一个时钟周期内同时输入所述IIS接口发送器。本发明提及的左声道和右声道表明被传输的声道，能够在声道选择时钟信号的作用下通过选择器选择传输相应声道上的数据，优选地，声道选择时钟信号可以在串行时钟信号的下降沿或其上升沿发生改变。IIS接口发送器所在的音频设备中设置有左声道和右声道，左声道传输左声道的并行数据，右声道传输右声道的并行数据，IIS接口发送器用于在声道选择时钟信号LRCK的选择作用下接收左声道的并行数据和右声道的并行数据，从而在不同的时间段内接收输入IIS接口发送器的适用于音频设备的对应声道的并行数据。具体地，IIS接口发送器内设的第一数据通道用于在声道选择时钟信号是第二有效电平（对应为逻辑低电平，即逻辑0对应的电平）时，接收左声道的并行数据，该左声道的并行数据是应用于音频设备的左声道的多比特位数据，支持在一个时钟周期内完成所有比特位的并行输入，以便于后续从第一计数起点时刻开始计数后进行采样；IIS接口发送器内设的第二数据通道用于在声道选择时钟信号是第一有效电平（对应为逻辑高电平，即逻辑1对应的电平）时，接收右声道的并行数据，该右声道的并行数据是应用于音频设备的右声道的多比特位数据，支持在一个时钟周期内完成所有比特位的并行输入，以便于后续从第二计数起点时刻开始计数后进行采样；优选地，该并行数据PDOUT是模数转换器输出的32比特位的数据，表示为PDOUT[31:0]，其有效位宽是高24位，低8位是由二进制零填充。声道选择时钟信号是第二有效电平时，表示应用于音频设备的左声道的并行数据输入IIS接口发送器；声道选择时钟信号是第一有效电平时，表示应用于音频设备的右声道的并行数据输入IIS接口发送器。其中，第二数据通道和第一数据通道都设计为多比特位的寄存器，寄存器用于缓存应用于音频设备的对应声道的数据，也支持缓存的并行数据移位输出；从而为IIS接口发送器内部的数据传输和并串转换设置硬件实施基础。

在一些实施例中，在IIS接口发送器内设的第一数据通道和IIS接口发送器内设的第二数据通道分别是两个不同的数据通道的条件下，被声道选择时钟信号LRCK选通来与IIS接口连通；声道选择时钟信号是第二有效电平时，所述IIS接口发送器将左声道的并行数据送往第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将右声道的并行数据送往第二数据通道；声道选择时钟信号LRCK用于通过选择器切换第一数据通道和第二数据通道，优选地LRCK为逻辑1对应的电平时，选通IIS接口发送器的第二数据通道以传输右声道的并行数据且保持IIS接口发送器的第一数据通道为固定电平信号；LRCK为逻辑0对应的电平时，选通IIS接口发送器的第一数据通道以传输左声道的并行数据且保持IIS接口发送器的第二数据通道为固定电平信号，以便于后续对右声道的并行数据和左声道的并行数据进行逻辑处理，以合并出所述串行数据，遵循IIS协议中的左右声道传输约定。

在另一些实施例中，在IIS接口发送器内设的第一数据通道和IIS接口发送器内设的第二数据通道是同一个数据通道的条件下，声道选择时钟信号是第二有效电平时，所述IIS接口发送器将该数据通道设置为第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将该数据通道设置为第二数据通道；声道选择时钟信号LRCK用于切换左声道的并行数据和右声道的并行数据；声道选择时钟信号LRCK选择左声道的并行数据送往该数据通道时，该数据通道被标记为IIS接口发送器内设的左声道；声道选择时钟信号LRCK选择右声道的并行数据送往该数据通道时，该数据通道被标记为IIS接口发送器内设的右声道，可以在该数据通道内使用右声道的并行数据更新掉左声道的并行数据；在不同声道数据的传输周期内，将第一数据通道和第二数据通道可以视为不同的数据通道，可以由额外的存储器保存下数据通道早先传输过的第一并行数据或第二并行数据，以便于转换出的第一串行数据和转换出的第二串行数据合并出所述串行数据。

IIS接口发送器用于从第一计数起点时刻开始，对串行时钟信号的边沿计数，获得第一计数值，具体可以使用计数器去对串行时钟信号的上升沿、下降沿或脉冲进行计数，达到延时的效果，且计数操作需要使能信号进行触发，使能信号的计数启动作用和声道选择时钟信号的声道类型选择作用决定该计数器的一个计数起点，具体对应为所述第一计数起点时刻，也是使能信号在选定传输对应声道的并行数据的前提下生效的时刻，则计数器从第一计数起点时刻开始计数，对串行时钟信号出现的上升沿进行计数，其中，所述第一计数起点时刻是可调节，随着使能信号的生效时间的变化而变化。在本实施例中，第一计数起点时刻是IIS接口发送器开始接收左声道的并行数据的时刻，然后，IIS接口发送器在串行时钟信号的一个时钟周期内完成对左声道的并行数据的接收并缓存到所述第一数据通道内，则从第一计数起点时刻开始，通过对串行时钟信号出现的边沿进行计数来对左声道的并行数据的每个比特位进行采样/遍历，具体是在延时时间内对左声道的并行数据的相应比特位进行遍历，获得待转换的比特位信息，则将第一计数起点时刻设置为左声道的并行数据的转换起点时刻，则并串转换器以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据，直至采样完左声道的并行数据的所有比特位，此时，计数值的变化值可以达到左声道的并行数据的位宽，同时也完成左声道的并行数据的转换；也可以采样至左声道的并行数据的一批比特位（依据相关计数阈值确定所需转换的比特位的数量），此时，计数值的变化值小于左声道的并行数据的位宽；然后等待第一计数起点时刻，以接收右声道的并行数据，其中，串行时钟信号内的一个上升沿、一个下降沿或一个脉冲对应采样并行数据（多比特位的二进制数据）的一个比特位，即串行时钟信号内的一个上升沿、一个下降沿或一个脉冲对应采样一个比特位的二进制数据，采样的数据与第一计数起点时刻的确定关联。优选地，左声道的并行数据被声道选择时钟信号选择输入IIS接口发送器的第一数据通道，则IIS接口发送器进入接收左声道的并行数据的阶段，然后可以根据计数器所需的使能信号确定第一计数起点时刻处，并触发计数器开始计数。每当计数获得一个第一计数值，则将该第一计数值设置为在相同时刻（所述串行时钟信号的上升沿时刻）处采样到的一个比特位数据在左声道的并行数据内的比特位排序。

在本实施例中，在声道选择时钟信号选择相应声道的并行数据进行传输的同时，通过检测相应的使能信号有效，才开始计数，此时一帧并行数据可能已经开始传输；IIS接口发送器先传输左声道的并行数据，再传输右声道的并行数据；在相应的使能信号失效后，所述IIS接口发送器已经将完整的左声道的并行数据完全发送给所述IIS接口接收器，或者所述IIS接口发送器也将完整的右声道的并行数据完全发送给所述IIS接口接收器。

IIS接口发送器还用于从第二计数起点时刻开始，对串行时钟信号的边沿计数，获得第二计数值，也可以理解为：右声道的并行数据从第二计数起点时刻开始输入所述IIS接口发送器，IIS接口发送器切换为传输右声道的并行数据，同时对串行时钟信号的边沿计数，具体可以使用另一个计数器去对串行时钟信号的上升沿、下降沿或脉冲进行计数，且计数操作需要使能信号进行触发，使能信号的计数启动作用和声道选择时钟信号的声道类型选择作用决定该计数器的一个计数起点，具体对应为所述第二计数起点时刻，也是使能信号在选定传输对应声道的并行数据的前提下生效的时刻，则计数器从数值0开始计数，对串行时钟信号出现的上升沿进行计数，其中，所述第二计数起点时刻是可调节，随着使能信号的生效时间的变化而变化。在本实施例中，第二计数起点时刻是IIS接口发送器开始接收右声道的并行数据的时刻，然后，IIS接口发送器在串行时钟信号的一个时钟周期内完成对右声道的并行数据的接收并缓存到所述第二数据通道内，则从第二计数起点时刻开始，通过对串行时钟信号出现的边沿进行计数来对右声道的并行数据的每个比特位进行采样/遍历，具体是在延时时间内对右声道的并行数据的相应比特位进行遍历，获得待转换的比特位信息，则将第二计数起点时刻设置为右声道的并行数据的转换起点时刻，则并串转换器以第一计数值为右声道的并行数据的对应比特位的转换次序，开始将右声道的并行数据转换为第二串行数据，直至采样完右声道的并行数据的所有比特位，此时，计数值的变化值也达到右声道的并行数据的位宽，同时也完成右声道的并行数据的转换；；也可以适应性地采样至右声道的并行数据的一批比特位（依据相关计数阈值的大小确定所需转换的比特位的数量），此时，计数值的变化值小于右声道的并行数据的位宽；然后等待下一个第一计数起点时刻，以接收左声道的并行数据。优选地，右声道的并行数据被声道选择时钟信号选择输入IIS接口发送器的数据通道，则IIS接口发送器进入接收右声道的并行数据的阶段，然后可以根据计数器所需的使能信号确定第二计数起点时刻处，并触发计数器开始计数。每当计数获得一个第二计数值，则将该第二计数值设置为在相同时刻（所述串行时钟信号的上升沿时刻）处采样到的一个比特位数据在右声道的并行数据内的比特位的排序。

并串转换器，用于以第一计数值为左声道的并行数据的对应比特位的转换次序（序号），将左声道接收的并行数据转换为第一串行数据，其中，并串转换器中最先转换出的一个比特位的二进制数据是左声道的并行数据的最高位（最高比特位处的二进制数据），使得左声道的并行数据的最高位是左声道的并行数据当中最先输出所述IIS接口发送器的一位二进制数，需要说明的是，在转换之前，IIS接口发送器已经缓存有最新输入的左声道的并行数据，包括左声道的并行数据的每个比特位的二进制数据，以便于使用第一计数值代表左声道的并行数据的对应比特位的转换次序以及对应比特位在并行数据中的排序。比如，左声道的并行数据的位宽等于32，且计数器从数值0开始计数，则左声道的并行数据当中第一个传输入所述IIS接口发送器的二进制数据的比特位次序是0，此时，并串转换器中最先转换出的一个比特位的二进制数据是左声道的并行数据的第32个比特位处的二进制数据，左声道的并行数据的第32个比特位的转换次序是0，即左声道的并行数据中第一个被转换的比特位的排序。从而实现以第一计数值为左声道的并行数据的对应比特位的转换次序（序号），进而使左声道的并行数据从高位向低位逐位传输出去，等效于高位在前且低位在后的移位输出方式。

并串转换器，还用于以第二计数值为右声道的并行数据的对应比特位的转换次序（序号），将右声道的并行数据转换为第二串行数据，其中，并串转换器中最先转换出一个比特位的二进制数据是右声道的并行数据的最高位（最高比特位处的二进制数据），使得右声道的并行数据的最高位是右声道的并行数据当中最先输出所述IIS接口发送器的一位二进制数，需要说明的是，在转换之前，IIS接口发送器已经缓存有最新输入的右声道的并行数据，包括右声道的并行数据的每个比特位的二进制数据，以便于使用第二计数值代表右声道的并行数据的对应比特位的转换次序以及对应比特位在并行数据中的排序。比如，右声道的并行数据的位宽等于32，且计数器从数值0开始计数，则右声道的并行数据当中第一个传输入所述IIS接口发送器的二进制数据的比特位次序是0，此时，并串转换器中最先转换出的一个比特位的二进制数据是右声道的并行数据的第32个比特位处的二进制数据，右声道的并行数据的第32个比特位的转换次序是0，即右声道的并行数据中第一个被转换的比特位的排序。从而实现以第二计数值为右声道的并行数据的对应比特位的转换次序（序号），进而使右声道的并行数据从高位向低位逐位传输出去，等效于高位在前且低位在后的移位输出方式。其中，右声道的并行数据的移位输出和左声道的并行数据的移位输出不是同步进行。

并串转换器，还用于将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器。其中，第一串行数据用于表示一帧左声道的并行数据串行输出（保持高位在前且低位在后，并逐位输出）的结果，第二串行数据用于表示一帧右声道的并行数据串行输出（保持高位在前且低位在后，并逐位输出）的结果；每当同时获得第一串行数据与第二串行数据，则将第一串行数据与第二串行数据合并为一帧相对完整的串行数据，具体是使用逻辑与门电路对第一串行数据和第二串行数据进行逻辑与运算，实现合并为所述串行数据，从而将左声道的并行数据转换出来的串行数据和右声道的并行数据转换出来的串行数据合并成一个信号，遵循IIS协议中议约定双方先传输左声道再传输右声道的要求。

与现有技术相比，本实施例在IIS接口发送器交替接收并行数据的过程中，在对应计数器使能信号的控制下，确定计数起点，再依据计数器的计数值对当前选择的声道内传输的并行数据进行并串转换，以把握好由IIS接口发送器传输给IIS接口接收器的串行数据的工作时序特征，从而适应性地调节前述并串转换时间的起点和发展阶段，使之应用上具有一定的灵活性，可以满足不同的外接音频芯片的需求。

作为一种实施例，IIS接口发送器包括左声道计数器和右声道计数器；左声道的并行数据是标记为第一并行数据，右声道的并行数据是标记为第二并行数据。第一并行数据和第二并行数据都是多比特位数据，且都是由多根通信线传输到IIS接口发送器。

左声道计数器，用于依据声道选择时钟信号和右声道计数器的计数值确定第一计数起点时刻，具体是确定声道选择时钟信号处于逻辑高电平的时间，也排除没有接收左声道的并行数据的时间（对应地，声道选择时钟信号处于逻辑低电平）；这里采用右声道计数器的计数值参与设置第一计数起点时刻，充分考虑第二并行数据的转换情况，当第二并行数据完全转换输出后，基于IIS协议规定的左右声道的数据传输规则，为了切换为将第一并行数据转换输出，则设置出第一计数起点时刻，触发左声道计数器从第一计数起点时刻开始计数，并且所述IIS接口发送器内的第一数据通道开始接收新的第一并行数据，第一并行数据的所有比特位上的二进制数据能够在单个时钟周期内完全并行缓存到第一数据通道内，也可以描述为第一并行数据的所有比特位（比特位上的二进制数据的简称）能够在单个时钟周期内完全并行缓存到第一数据通道内。左声道计数器，用于从第一计数起点时刻开始，对串行时钟信号的边沿（可以相同跳向的每个边沿，比如上升沿）计数，以采样左声道的并行数据的各个比特位，并保存下左声道在接收第一并行数据的每个比特位下的计数值，并将该计数值标记为所述第一计数值，表示第一并行数据的各个比特位（也代表比特位上的二进制数据）的采样情况，也保存为待转换的比特位的排序信息（包括比特位的序号或比特位的序号的反码）；当左声道计数器计数溢出（超出其所允许的最大计数值）时，表示采样完一帧第一并行数据并将其完成转换为所述第一串行数据；其中，串行时钟信号内的一个上升沿或一个脉冲对应采样第一并行数据的一个比特位；在本实施例中，左声道计数器每计数一次，则采样第一并行数据的对应比特位的二进制数据，对应比特位在第一并行数据内的排序可以是等于第一计数值，而被转换的比特位在第一并行数据内的排序则是第一计数值的反码；在所述第一数据通道接收或转换第一并行数据的阶段，所述第二数据通道不接收第二并行数据，但不代表所述IIS接口发送器不存在第二串行数据输出。

右声道计数器，用于依据声道选择时钟信号和左声道计数器的计数值确定第二计数起点时刻，具体是确定声道选择时钟信号处于逻辑高电平的时间，也排除没有接收右声道的并行数据的时间（对应地，声道选择时钟信号处于逻辑低电平）；这里采用左声道计数器的计数值参与设置第二计数起点时刻，充分考虑第一并行数据的转换情况，当第一并行数据完全转换输出后，基于IIS协议规定的左右声道的数据传输规则，为了切换为接收第二并行数据并将其转换输出，则设置出第二计数起点时刻，触发右声道计数器从第二计数起点时刻开始计数，并且所述IIS接口发送器内的第二数据通道开始接收新的第二并行数据，第二并行数据的所有比特位上的二进制数据能够在单个时钟周期内完全并行缓存到第二数据通道内，也可以描述为第二并行数据的所有比特位（比特位上的二进制数据的简称）能够在单个时钟周期内完全并行缓存到第二数据通道内。右声道计数器，用于从第二计数起点时刻开始，对串行时钟信号的边沿（可以相同跳向的每个边沿，比如上升沿）计数以采样并转换出左声道的并行数据的各个比特位，并保存下右声道在接收第二并行数据的每个比特位下的计数值，并将该计数值标记为所述第二计数值，可以表示为对第二并行数据的各个比特位的转换情况，也保存为待转换的比特位的排序信息（包括比特位的序号或比特位的序号的反码）；当右声道计数器计数溢出时，表示采样完一帧第二并行数据并将其转换为所述第二串行数据；其中，串行时钟信号内的一个上升沿或一个脉冲对应采样并行数据（多比特位的二进制数据）的一个比特位，在本实施例中，右声道计数器每计数一次，则对所接收到的右声道的并行数据的一个比特位的二进制数据遍历一次，也可视为采样第二并行数据的一个比特位的二进制数据以便于让第二并行数据的相对高比特位先输出，相对低比特位后输出，转换成第二串行数据；在所述第二数据通道接收或转换第二并行数据的阶段，所述第一数据通道不接收第一并行数据，但不代表所述IIS接口发送器不存在第一串行数据输出。

并串转换器，用于以第一计数值的反码为第一并行数据中当前被转换的比特位的排序，将第一并行数据设置为由高位向低位依次输出，确定转换出所述第一串行数据，等效于：将第一计数值的反码设置为比特位的序号，再按照该比特位的序号获得其在第一并行数据中对应比特位处的二进制数据，作为转换出的所述第一串行数据，实现串行输出或移位输出所述第一串行数据。在一些实施方式中，在左声道计数器的计数驱动作用下，第一并行数据中的一个比特位被采样（可以是按照第一计数值从第一数据通道内读取出来的一个比特位），但当前采样到的比特位不是以第一计数值为转换次序的条件下被转换出来的比特位，即当前采样到的比特位的二进制数据在左声道的并行数据中的比特位的排序不是左声道的并行数据的对应比特位的转换次序；而以第一计数值的反码为第一计数值的条件下采样到的相应比特位的二进制数据，才是以原来的第一计数值的反码为转换次序的条件下被转换出的二进制数据；具体地，所述第一计数值的反码等于左声道的并行数据的位宽与数值1的差值减去当前采样到的二进制数据在左声道的并行数据中的比特位的排序（可以使用序号表示）的结果，比如，左声道的并行数据的位宽等于32，且左声道计数器从数值0开始计数，则左声道的并行数据当中第一个采样到的二进制数据的比特位的排序是0，对应的第一计数值是数值0，该第一计数值的反码等于31，表示32比特位的第一并行数据中第一个被转换出来的一个比特位的二进制数据是该第一并行数据中的最大排序的比特位处的二进制数据，即第一并行数据中的最大排序的比特位的转换次序是0。随着右声道计数器加一计数的进行，第一计数值从数值0增加到数值1，该第一计数值的反码等于30，则将32比特位的左声道的并行数据中第二个被转换出来的一个比特位的二进制数据是该左声道的并行数据中的次大排序的比特位处的二进制数据，即左声道的并行数据中第31个比特位的二进制数据成为所述并串转换器串行输出的第二个属于左声道的并行数据的一个比特位的二进制数据；依次类推，直至将第一并行数据的32个比特位处的二进制数据依次转换为所述第一串行数据，实现将第一并行数据设置为由高位向低位依次输出。

并串转换器，用于以第二计数值的反码为第二并行数据中当前被转换的比特位的排序，将第二并行数据设置为由高位向低位依次输出，确定转换出所述第二串行数据，等效于：将第二计数值的反码设置为比特位的序号，再按照该比特位的序号获得其在第二并行数据中对应比特位处的二进制数据，作为转换出的所述第二串行数据，实现串行输出或移位输出所述第二串行数据。在一些实施方式中，所述第二计数值的反码等于右声道的并行数据的位宽与数值1的差值减去当前采样到的二进制数据在右声道的并行数据中的比特位的排序（可以使用序号表示）的结果，比如，右声道的并行数据的位宽等于32，且右声道计数器从数值0开始计数，则右声道的并行数据当中第一个采样到的二进制数据的比特位的排序是0，对应的第二计数值是数值0，该第二计数值的反码等于31，则32比特位的第二并行数据中第一个被转换出来的一个比特位的二进制数据是该第二并行数据中的最大排序的比特位处的二进制数据，即第二并行数据中的最大排序的比特位的转换次序是0。随着左声道计数器加一计数的进行，第二计数值从数值0增加到数值1，该第二计数值的反码等于30，则将32比特位的左声道的并行数据中第二个被转换出来的一个比特位的二进制数据是该右声道的并行数据中的次大排序的比特位处的二进制数据，即右声道的并行数据中第31个比特位的二进制数据成为所述并串转换器串行输出的第二个属于右声道的并行数据的一个比特位的二进制数据；依次类推，直至将第二并行数据的32个比特位处的二进制数据依次转换为所述第二串行数据，实现将第二并行数据设置为由高位向低位依次输出。

作为一种实施例，所述依据声道选择时钟信号和右声道计数器的计数值确定第一计数起点时刻的方式包括，第一计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第一有效电平翻转为第二有效电平，则所述IIS接口发送器将声道选择时钟信号由第一有效电平翻转为第二有效电平的时刻标记为第一计数起点时刻，再在第一计数使能信号是第一有效电平且声道选择时钟信号是第二有效电平时，触发左声道计数器从第一计数起点时刻开始计数，左声道计数器的计数时刻可以对齐于串行时钟信号的上升沿或其下降沿；其中，第一有效电平不同于第二有效电平，第一有效电平是逻辑高电平，第二有效电平是逻辑低电平，则声道选择时钟信号由第一有效电平翻转为第二有效电平的时刻是声道选择时钟信号的下降沿的时刻；在一个特定的工作时间段内，第一计数使能信号变为第一有效电平的时刻早于声道选择时钟信号的下降沿的时刻（电平跳变时刻），所以，为了确定第一计数起点时刻，需要等待声道选择时钟信号由第一有效电平翻转为第二有效电平。优选地，第一有效电平表示逻辑高电平，在数字逻辑电路中使用逻辑1来表示；第二有效电平表示逻辑低电平，在数字逻辑电路中使用逻辑0来表示。

作为一种实施例，声道选择时钟信号是第二有效电平的情况下，若第一计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第一计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第一计数起点时刻，再在第一计数使能信号是第一有效电平且声道选择时钟信号是第二有效电平时，触发左声道计数器从第一计数起点时刻开始计数，左声道计数器的计数时刻可以对齐于串行时钟信号的上升沿或其下降沿；其中，第一有效电平不同于第二有效电平，第一有效电平是逻辑高电平，第二有效电平是逻辑低电平，则第一计数使能信号由第二有效电平翻转为第一有效电平的时刻是第一计数使能信号的上升沿的时刻，表示可以使能左声道计数器启动工作；在一个特定的工作时间段内，声道选择时钟信号变为第一有效电平的时刻早于第一计数使能信号的上升沿的时刻（电平跳变时刻），所以，为了确定第一计数起点时刻，需要等待第一计数使能信号由第二有效电平翻转为第一有效电平。

作为一种实施例，当声道选择时钟信号是第一有效电平、且右声道计数器的计数值小于右声道计数阈值时，左声道计数器的计数值保持为数值零，使左声道计数器从数值零开始计数；声道选择时钟信号是第一有效电平时，第二数据通道被选通以继续采样并转换完所述第二并行数据的相应比特位，此时，第一数据通道没有被选通，IIS接口发送器不接收所述第一并行数据。其中，右声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得右声道计数阈值是可调节的参数；右声道计数阈值的调节范围是小于右声道计数器所允许的最大计数值，右声道计数器所允许的最大计数值一般等于第二并行数据的位宽与数值1的差值，右声道计数阈值的取值范围是在数值0与第二并行数据的位宽与数值2的差值之间，意味着采样并转换完所述第二并行数据的特定一批比特位后即可切换到接收并转换所述第一并行数据，不一定采样并转换完所述第二并行数据的所有比特位即可转换出合适的第一串行数据，是应用于音频设备的有效数据；从而能够根据右声道计数阈值的实际数值，自适应地调节输入所述IIS接口发送器的第二并行数据的处理速度。

在前述实施例中，左声道计数器从第一计数起点时刻开始后，在串行时钟信号的上升沿时触发左声道计数器开始计数，其中，串行时钟信号的上升沿可以是晚于第一计数起点时刻到来或恰好位于第一计数起点时刻处，左声道计数器从第一计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第一并行数据的所有比特位的并行接收。则第一计数使能信号是第一有效电平且声道选择时钟信号是第二有效电平的期间，至少一帧第一并行数据的各个比特位在一个时钟周期内并行输入所述IIS接口发送器，IIS接口发送器完全接收第一并行数据后，通过左声道计数器的计数来采样第一并行数据的对应比特位（包括比特位的排序（在第一并行数据内的比特位的位置））以便于转换出第一串行数据，当第一并行数据是32个比特位的并行数据时，左声道计数器从数值0开始计数，为了采样遍历完整的第一并行数据，左声道计数器在第一计数使能信号是第一有效电平且声道选择时钟信号是第二有效电平的期间保持计数至数值31以采样完32个比特位。在本实施例中，第一计数使能信号是配置为与右声道计数器的计数值关联，充分考虑到第二并行数据的转换情况，当第二并行数据完全转换输出后，基于IIS协议规定的左右声道的数据传输规则，为了切换为将第一并行数据转换输出，则设置出第一计数起点时刻，触发左声道计数器从第一计数起点时刻开始计数，具体是在第一计数起点时刻处（恰好存在上升沿）或之后的第一个上升沿处计数一次，可以计数出第一并行数据的一个比特位的排序并通过取反操作转换出第一串行数据，从而在IIS协议下按照串行时钟信号的上升沿时序触发转换。其中，所述IIS接口发送器内的第一数据通道开始接收新的第一并行数据，第一并行数据的所有比特位上的二进制数据能够在单个时钟周期内完全并行缓存到第一数据通道内，也可以描述为第一并行数据的所有比特位（比特位上的二进制数据的简称）能够在单个时钟周期内完全并行缓存到第一数据通道内。

具体地，本实施例为了采用右声道计数器的计数值参与裁决第一计数使能信号的电平状态，而设计出所述右声道计数阈值，其中，左声道计数器配置的计数使能信号是第一计数使能信号。当声道选择时钟信号是第一有效电平、且右声道计数器的计数值大于所述右声道计数阈值时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；其中，右声道计数阈值是位于数值0与第二并行数据的位宽与数值2的差值之间；则在右声道计数阈值设置为第二并行数据的位宽与数值2的差值的情况下，当右声道计数器加一计数至第二并行数据的位宽与数值1的差值时，在第二数据通道内（声道选择时钟信号是第一有效电平时，选通的数据通道）采样并转换完第二并行数据的所有比特位，并转换出适用于音频设备的第二串行数据，确定转换过的比特位数大于右声道计数阈值，再在声道选择时钟信号变为第二有效电平时，确定出第一计数起点时刻，也确定出第一并行数据的转换起点，则右声道计数阈值被外部刷新的情况下，所述第一计数起点时刻是可调节的参数；在右声道计数阈值设置为第二并行数据的位宽与数值3的差值的情况下，当右声道计数器加一计数至第二并行数据的位宽与数值2的差值时，在第二数据通道内（声道选择时钟信号是第二有效电平时，选通的数据通道）采样并转换完第二并行数据的部分比特位（比如第二并行数据的0比特位至次高比特位），转换过的比特位数大于右声道计数阈值时，则可以转换出适用于音频设备的第二串行数据，而不需转换完第二并行数据的全部比特位，此时，左声道计数器的计数使能信号配置为第一有效电平，再在声道选择时钟信号变为第二有效电平时，确定出第一计数起点时刻，也确定出第一并行数据的转换起点，则右声道计数阈值被外部刷新的情况下，所述第一计数起点时刻也属于可调节的参数；从而能够根据右声道计数阈值的实际数值，自适应地调节输入所述IIS接口发送器的并行数据的比特位的数据，可以加快切换为处理第一并行数据的速度。采样并转换完所述第二并行数据的适用于音频设备的比特位后即可切换到接收并转换所述第一并行数据，对应地，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平，即第一计数使能信号是配置为第一有效电平。

在本实施例中，右声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得右声道计数阈值是可调节的参数；右声道计数阈值的调节范围是小于右声道计数器所允许的最大计数值，右声道计数器所允许的最大计数值一般等于第二并行数据的位宽与数值1的差值。

当声道选择时钟信号是第二有效电平时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平，则使用已经选通的第一数据通道去接收第一并行数据的基础上，直接将左声道计数器的计数使能信号配置为第一有效电平，让左声道计数器启动计数工作，开始对已经接收的第一并行数据进行采样并转换。

当声道选择时钟信号是第一有效电平、且右声道计数器的计数值等于数值零时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；当声道选择时钟信号是第一有效电平、且右声道计数器的计数值等于数值零时，可以表示右声道计数器从数值0加一计数至所允许的最大计数值并出现溢出，表明右声道计数器从所允许的最大计数值计数回数值0，当右声道计数器所允许的最大计数值等于第二并行数据的位宽与数值1的差值时，表示IIS接口发送器已经采样完一帧第二并行数据并将其转换为所述第二串行数据，则IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平，即第一计数使能信号是配置为第一有效电平，对应地，所述IIS接口发送器从第二数据通道切换到第一数据通道，此时确定出第一计数起点时刻，也确定出第一并行数据的转换起点，并开始在第一数据通道转换所述第一并行数据，获得所述第一串行数据。

在一些实施例中，当第一计数使能信号保持第一有效电平、且声道选择时钟信号保持第二有效电平时，控制左声道计数器从所述第一计数起点时刻开始，按照串行时钟信号进行计数以计数串行时钟信号的上升沿的数量，直至计数至左声道计数器所允许的最大计数值，获得一帧所述第一并行数据，其中，左声道计数器所允许的最大计数值是由左声道计数器的位宽决定，一帧所述第一并行数据的位宽等于左声道计数器所允许的最大计数值与数值1的和值。

作为一种实施例，依据声道选择时钟信号和左声道计数器的计数值确定第二计数起点时刻包括，第二计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将声道选择时钟信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再在第二计数使能信号是第一有效电平且声道选择时钟信号是第一有效电平时，触发右声道计数器从第二计数起点时刻开始计数，右声道计数器的计数时刻可以对齐于串行时钟信号的上升沿或其下降沿；其中，第一有效电平不同于第二有效电平；当第一有效电平是逻辑高电平时，第二有效电平是逻辑低电平，则声道选择时钟信号由第二有效电平翻转为第一有效电平的时刻是声道选择时钟信号的上升沿的时刻；在一个特定的工作时间段内，第二计数使能信号变为第一有效电平的时刻早于声道选择时钟信号的上升沿的时刻（电平跳变时刻），所以，为了确定第二计数起点时刻，需要等待声道选择时钟信号由第二有效电平翻转为第一有效电平。优选地，第一有效电平表示逻辑高电平，在数字逻辑电路中使用逻辑1来表示；第二有效电平表示逻辑低电平，在数字逻辑电路中使用逻辑0来表示。

作为一种实施例，声道选择时钟信号是第一有效电平的情况下，若第二计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第二计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再在第二计数使能信号是第一有效电平且声道选择时钟信号是第一有效电平时，触发右声道计数器从第二计数起点时刻开始计数，右声道计数器的计数时刻可以对齐于串行时钟信号的上升沿或其下降沿；其中，第一有效电平不同于第二有效电平，第一有效电平是逻辑高电平，第二有效电平是逻辑低电平，则第二计数使能信号由第二有效电平翻转为第一有效电平的时刻是第二计数使能信号的上升沿的时刻，表示可以使能右声道计数器启动工作；在一个特定的工作时间段内，声道选择时钟信号变为第一有效电平的时刻早于第二计数使能信号的上升沿的时刻（电平跳变时刻），所以，为了确定第二计数起点时刻，需要等待第二计数使能信号由第二有效电平翻转为第一有效电平。

作为一种实施例，当声道选择时钟信号是第二有效电平、且左声道计数器的计数值小于左声道计数阈值时，右声道计数器的计数值保持为数值零，使右声道计数器从数值零开始计数；声道选择时钟信号是第二有效电平时，第一数据通道被选通以继续采样并转换完所述第一并行数据的相应比特位，此时，第二数据通道没有被选通，IIS接口发送器不接收所述第二并行数据。其中，左声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得左声道计数阈值是可调节的参数；左声道计数阈值的最大值是小于左声道计数器所允许的最大计数值，左声道计数器所允许的最大计数值一般等于第一并行数据的位宽与数值1的差值，左声道计数阈值的取值范围是在数值0与第一并行数据的位宽与数值2的差值之间，意味着采样并转换完所述第一并行数据的特定一批比特位后，即可切换到接收并转换所述第二并行数据，不一定采样并转换完所述第一并行数据的所有比特位即可转换出合适的第一串行数据，是应用于音频设备的有效数据；从而能够根据左声道计数阈值的实际数值，自适应地调节输入所述IIS接口发送器的第一并行数据的处理速度。

在前述实施例中，右声道计数器从第二计数起点时刻开始后，在串行时钟信号的上升沿时触发右声道计数器开始计数，其中，串行时钟信号的上升沿可以是晚于第二计数起点时刻到来或恰好位于第二计数起点时刻处，右声道计数器从第二计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第二并行数据的所有比特位的并行接收。则第二计数使能信号是第一有效电平且声道选择时钟信号是第一有效电平的期间，至少一帧第二并行数据的各个比特位在一个时钟周期内并行输入所述IIS接口发送器，IIS接口发送器完全接收第二并行数据后，通过右声道计数器的计数来采样第二并行数据的对应比特位（包括比特位的排序（在第二并行数据内的比特位的位置））以便于转换出第二串行数据，当第二并行数据是32个比特位的并行数据时，右声道计数器从数值0开始计数，在一些实施例中，为了采样遍历完整的第二并行数据，右声道计数器在第二计数使能信号是第一有效电平且声道选择时钟信号是第一有效电平的期间，保持计数至数值31以采样完32个比特位。在本实施例中，第二计数使能信号是配置为与左声道计数器的计数值关联，充分考虑到第一并行数据的转换情况，当第一并行数据完全转换输出后，基于IIS协议规定的左右声道的数据传输规则，为了切换为将第二并行数据转换输出，则设置出第二计数起点时刻，触发右声道计数器从第二计数起点时刻开始计数，具体是在第二计数起点时刻处（恰好存在上升沿）或之后的第一个上升沿处计数一次，可以计数出第二并行数据的一个比特位的排序并通过取反操作转换出第二串行数据，从而在IIS协议下按照串行时钟信号的上升沿时序触发转换。其中，所述IIS接口发送器内的第二数据通道开始接收新的第二并行数据，第二并行数据的所有比特位上的二进制数据能够在单个时钟周期内完全并行缓存到第二数据通道内，也可以描述为第二并行数据的所有比特位（比特位上的二进制数据的简称）能够在单个时钟周期内完全并行缓存到第二数据通道内。

具体地，本实施例为了采用左声道计数器的计数值参与裁决第二计数使能信号的电平状态，而设计出所述左声道计数阈值，其中，右声道计数器配置的计数使能信号是所述第二计数使能信号，计数使能信号是使能计数器工作的控制信号。当声道选择时钟信号是第二有效电平、且左声道计数器的计数值大于所述左声道计数阈值时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；其中，左声道计数阈值是位于数值0与第一并行数据的位宽与数值2的差值之间；则在左声道计数阈值设置为第一并行数据的位宽与数值2的差值的情况下，当左声道计数器加一计数至第一并行数据的位宽与数值1的差值时，在第一数据通道内（声道选择时钟信号是第二有效电平时，选通的数据通道）采样并转换完第一并行数据的所有比特位，并转换出适用于音频设备的第一串行数据，此时确定出第二计数起点时刻，也确定出第二并行数据的转换起点；在左声道计数阈值设置为第一并行数据的位宽与数值3的差值的情况下，当左声道计数器加一计数至第一并行数据的位宽与数值2的差值时，在第一数据通道内（声道选择时钟信号是第二有效电平时，选通的数据通道）采样并转换完第一并行数据的部分比特位（比如第一并行数据的0比特位至次高比特位），转换过的比特位数大于右声道计数阈值时，则可以转换出适用于音频设备的第一串行数据，而不需转换完第一并行数据的全部比特位，此时，右声道计数器的计数使能信号配置为第一有效电平，再在声道选择时钟信号变为第一有效电平时，确定出第二计数起点时刻，也确定出第二并行数据的转换起点，则左声道计数阈值被外部刷新的情况下，所述第二计数起点时刻也属于可调节的参数；从而能够根据左声道计数阈值的实际数值，自适应地调节输入所述IIS接口发送器的第一并行数据的比特位的数据，可以加快切换为处理第二并行数据的速度。采样并转换完所述第一并行数据的适用于音频设备的比特位后即可切换到接收并转换所述第二并行数据，对应地，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平，即第二计数使能信号是配置为第一有效电平。

在本实施例中，左声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得左声道计数阈值是可调节的参数；左声道计数阈值的调节范围是小于左声道计数器所允许的最大计数值，左声道计数器所允许的最大计数值一般等于第一并行数据的位宽与数值1的差值。

当声道选择时钟信号是第一有效电平时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平，则使用已经选通的第二数据通道去接收第二并行数据的基础上，直接将右声道计数器的计数使能信号配置为第一有效电平，让右声道计数器启动计数工作，开始对已经接收的第二并行数据进行采样并转换。

当声道选择时钟信号是第二有效电平、且左声道计数器的计数值等于数值零时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；当声道选择时钟信号是第二有效电平、且左声道计数器的计数值等于数值零时，可以表示左声道计数器从数值0加一计数至所允许的最大计数值并出现溢出，计数回数值0，这里的数值0是左声道计数器的初始计数值，可以是第一计数起点时刻处的计数值；当左声道计数器所允许的最大计数值等于第一并行数据的位宽与数值1的差值时，表示IIS接口发送器已经采样完一帧第一并行数据并将其转换为所述第一串行数据，则IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平，即第二计数使能信号是配置为第一有效电平，对应地，所述IIS接口发送器从第一数据通道切换到第二数据通道，此时确定出第二计数起点时刻，也确定出第二并行数据的转换起点，并开始在第二数据通道转换所述第二并行数据，获得所述第二串行数据。在一些实施例中，当第二计数使能信号保持第一有效电平、且声道选择时钟信号保持第一有效电平时，控制右声道计数器从所述第二计数起点时刻开始，按照串行时钟信号进行计数以计数串行时钟信号的上升沿的数量，直至计数至右声道计数器所允许的最大计数值，以完整地将第二并行数据转换为一帧所述第二并行数据，其中，右声道计数器所允许的最大计数值是由右声道计数器的位宽决定，一帧所述第二并行数据的位宽等于右声道计数器所允许的最大计数值与数值1的和值。

综上，前述实施例使用两个计数器实现对应通道上的数据的并串转换，其中一个计数器的计数起点的设定需要以另一个计数器的实时计数值与判断阈值的大小为基础，并结合声道选择时钟信号来确定当前选择的声道的使能信号以触发计数器开始计数，进而实现通过改变判断阈值来可以改变两个计数器开始计数的起点时刻，因此将计数器的计数起点做成可调节，对应的，取反处理后，按计数顺序输出最高位的时刻也是可调节的，即串并转换时间是可调可控的，这样使之应用上具有一定的灵活性，提高并转串后数据的准确度，可以满足不同类型外接芯片的需求。

在前述实施例的基础上，在所述串行时钟信号的驱动下，一帧所述第一并行数据和一帧所述第二并行数据组成先后输入IIS接口发送器的相邻两帧并行数据，形成IIS接口发送器交替接收左声道的并行数据和右声道的并行数据，但是同一个数据通道不重复接收一帧所述第一并行数据或一帧所述第二并行数据，即第一数据通道不重复接收所述第一并行数据，第二数据通道不重复接收所述第二并行数据；在所述串行时钟信号的驱动下，先后确定出所述第一计数使能信号和所述第二计数使能信号，本着先转换所述第一并行数据再转换所述第一并行数据的原则，IIS接口发送器依据前述实施例涉及的所述左声道计数阈值、右声道计数阈值、声道选择时钟信号选择的数据通道、所述第二计数使能信号启动的右声道计数器、以及所述第一计数使能信号启动的左声道计数器的约束作用，控制第一并行数据和第二并行数据在各自确定出的计数起点转换，再依照串行时钟信号约束的转换先后顺序将第一计数起点时刻下转换出的第一串行数据与第二计数起点时刻下转换出的第二串行数据合并成所述串行数据，输出给所述IIS接口接收器使用，遵循IIS 协议左右左右输出，在按照先左声道（第一数据通道）再右声道（第二数据通道）进行合并的过程中，避免出现右声道与左声道互换，从而使听到的声音发生左右声道的错位，用于合成每一帧音频信号的第一串行数据和第二串行数据不匹配。由于一帧所述第一并行数据和一帧所述第二并行数据先后输入IIS接口发送器，则所述第二计数起点时刻与所述第一计数起点时刻的差值的绝对值小于或等于左声道计数器从数值零加一计数至其所允许的最大计数值所耗费的时间，从而最大限度的满足所述第一并行数据的全部或部分比特位的转换延时需求，避免将在所述第一并行数据之后输入同一个数据通道的所述第二并行数据的部分比特位被误判为原来的所述第一并行数据，并被误转换为所述第一串行数据。

优选地，所述第一并行数据的位宽等于所述第二并行数据的位宽时，所述第二并行数据的位宽或所述第一并行数据的位宽被配置为采样位数，比如32比特位；声道选择时钟信号的频率被配置为IIS接口发送器的采样频率，串行时钟信号的频率等于采样频率与采样位数的乘积的两倍，表示连续采样并转换一帧第一并行数据和一帧第二并行数据才算实施一个转换周期，并在该转换周期内串行输出一个完整准确的所述串行数据；其中，串行时钟信号与声道选择时钟信号同步，所述第一并行数据的每个比特位和所述第二并行数据的每个比特位都对应于串行时钟信号的一个脉冲，串行时钟信号的每个脉冲可以对应输入IIS接口发送器的数字音频的每一个比特位的二进制数据，使得串行时钟信号的每个上升沿到来时采样并行数据的一个比特位，也是在串行时钟信号的每个上升沿到来时将并行数据的一个比特位转换实现串行输出。

需要说明的是，IIS接口发送器和IIS接口接收器之间遵循现有I2S协议约定双方先传输一个声道（左声道），再传输另一个声道（右声道）；则正确收发为第一帧的第一串行数据和第一帧的第二串行数据合并为第一个完整串行数据帧，而不匹配是指发生通道切换后出现第一帧的第二串行数据和第二帧的第一串行数据合并为第一个完整串行数据帧，第二帧的第二串行数据和第三帧的第一串行数据合并为第二个完整串行数据帧；从而听到错误的声音。

作为一种实施例，所述以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据的实现方式包括：在左声道计数器的加一计数的驱动作用下，每当左声道计数器获得一个第一计数值，则所述并串转换器将该第一计数值按逻辑取反，获得第一计数值的反码，在一些实施方式中，在对第一并行数据的采样和转换的阶段，左声道计数器的加一计数产生的第一计数值依次是0、1、2、3、...、30、31（自左向右依次是：第一并行数据的最低位的序号向第一并行数据的最高位的序号递增），或依次是1、2、3、...、30、31、0；则第一计数值的反码依次是31、30、...、1、0，或依次是0、31、30、...、2、1（自左向右依次是：第一并行数据的最高位的序号向第一并行数据的最低位的序号递减）。所述并串转换器将第一计数值的反码设置为所述第一并行数据中当前被转换的比特位的排序，等效于将第一计数值的反码设置为所述第一并行数据的最高位向其最低位降序排列的比特位序号，也形成第一并行数据串行输出的传输次序，高位在先输出，低位在后输出；其中，在所述第一并行数据中，越高的比特位被配置为越先转换为所述第一串行数据，则越低的比特位被配置为越晚转换为所述第一串行数据。在此基础上，所述并串转换器按照最新设置出的所述第一并行数据中当前被转换的比特位的排序（对应于的所述第一并行数据的最高位向其最低位降序排列的待遍历的比特位序号，且是按照左声道计数器的加一计数的驱动作用逐位读取输出以形成转换），串行输出所述第一并行数据的对应比特位，且是在声道选择时钟信号是第二有效电平时串行输出第一串行数据或转换出第一串行数据，并确定该第一计数值为所述第一并行数据的对应比特位的转换次序，其中，所述并串转换器串行输出的每个比特位都形成所述第一串行数据，且最先串行输出的一位二进制位数据是所述第一并行数据的最高位的二进制数据。声道选择时钟信号是第二有效电平时，结合前述实施例可知，并串转换器将所述第一数据通道接收到的第一并行数据逐位转换为第一串行数据，但没有让所述第二数据通道接收第二并行数据，则没有转换出第二串行数据，而是配置并串转换器控制所述第二串行数据保持为第一有效电平，以避免在所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第一串行数据，具体是在所述串行时钟信号的同一时钟周期内，避免所述第一串行数据与所述第二串行数据的逻辑与运算的结果是零，未能还原出声道选择时钟信号是第二有效电平时并串转换器串行输出的第一串行数据。

需要说明的是，第一有效电平表示逻辑高电平，在数字逻辑电路中使用逻辑1来表示；第二有效电平表示逻辑低电平，在数字逻辑电路中使用逻辑0来表示。

作为一种实施例，所述以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据的实现方式包括：在右声道计数器的加一计数的驱动作用下，每当右声道计数器获得一个第二计数值，则所述并串转换器将该第二计数值按逻辑取反，获得第二计数值的反码，可以认为是在转换完第一并行数据且所述第二计数使能信号置为第一有效电平后，才开始获得第二计数值的反码，以便于控制所述第一串行数据和所述第二串行数据的合并。在一些实施方式中，在对第二并行数据的采样和转换的阶段，右声道计数器的加一计数产生的第二计数值依次是0、1、2、3、...、30、31（自左向右依次是：第二并行数据的最低位的序号向第二并行数据的最高位的序号递增），或依次是1、2、3、...、30、31、0；则第二计数值的反码依次是31、30、...、1、0，或依次是0、31、30、...、2、1（自左向右依次是：第二并行数据的最高位的序号向第二并行数据的最低位的序号递减）。所述并串转换器将第二计数值的反码设置为所述第二并行数据中当前被转换的比特位的排序，等效于将第二计数值的反码设置为所述第二并行数据的最高位向其最低位降序排列的比特位序号，也形成第二并行数据串行输出的传输次序，高位在先输出，低位在后输出；其中，在所述第二并行数据中，越高的比特位被配置为越先转换为所述第二串行数据，则越低的比特位被配置为越晚转换为所述第二串行数据。在此基础上，所述并串转换器按照最新设置出的所述第二并行数据中当前被转换的比特位的排序（对应于的所述第二并行数据的最高位向其最低位降序排列的待遍历的比特位序号，且是在左声道计数器的加一计数的驱动作用下，取反后并逐位读取输出以形成转换，并串转换，达到将并行数据串行输出的目的），串行输出所述第二并行数据的对应比特位，且是在声道选择时钟信号是第一有效电平时串行输出第二串行数据或转换出第二串行数据，并确定该第二计数值为所述第二并行数据的对应比特位的转换次序，其中，所述并串转换器串行输出的每个比特位都形成所述第二串行数据，且最先串行输出的一位二进制位数据是所述第二并行数据的最高位的二进制数据。声道选择时钟信号是第一有效电平时，结合前述实施例可知，并串转换器将所述第二数据通道接收到的第二并行数据逐位转换为第二串行数据，但没有让所述第一数据通道接收第一并行数据，本实施例中是在先接收过第一并行数据并已经转换出第一串行数据，当前没有使用并行数据转换出第一串行数据，而是直接配置所述第一串行数据保持为第一有效电平，以避免在所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第二串行数据，具体是在所述串行时钟信号的同一时钟周期内，避免所述第一串行数据与所述第二串行数据的逻辑与运算的结果是零，而未能还原出声道选择时钟信号是第一有效电平时并串转换器串行输出的第二串行数据。

在前述实施例中，所述将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器的实现方式包括：

并串转换器，还用于在串行时钟信号的同一时钟周期内，将串行输出的第一串行数据和串行输出的第二串行数据作逻辑与运算，获得所述串行数据，其中，合并过程中是第一串行数据的一个比特位和第二串行数据的一个比特位使用与门逻辑电路进行计算，获得用于提供给所述IIS接口接收器的串行数据，形成二进制编码的音频数据，等效于1比特位的码流；然后控制所述串行数据通过触发器延时串行时钟信号的一个时钟周期，再将延时后的所述串行数据传输给IIS接口接收器，以便于IIS接口接收器做好接收的准备，也克服IIS总线传输不稳定或相关端口的电平抖动的问题。

具体地，并串转换器，从第一个第一计数起点时刻开始转换获得第一串行数据，与此同时，用于参与逻辑与计算的第二串行数据保持第一有效电平，即逻辑1对应的电平；然后，从第一个第二计数起点时刻开始转换获得第二串行数据，与此同时，用于参与逻辑与计算的第一串行数据保持第一有效电平，即逻辑1对应的电平，其中，第一个第一计数起点时刻开始后接收到的第一并行数据和第一个第二计数起点时刻开始后接收到的第二并行数据组成相邻两帧并行数据，在相应的时钟周期内，第一个第一计数起点时刻开始后转换出的第一串行数据与同一时钟周期内被强制配置出的第二串行数据作逻辑与运算，第一个第二计数起点时刻开始后转换出的第二串行数据与同一时钟周期内被强制配置出的第一串行数据作逻辑与运算，二者逻辑与运算的结果按照按照第一并行数据和第二并行数据既定的先后传输顺序组成所述串行数据，配置为一帧数字音频信号以串行输出给所述IIS接口接收器。然后，从第二个第一计数起点时刻开始转换获得第一串行数据，与此同时，用于参与逻辑与计算的第二串行数据保持第一有效电平，即逻辑1对应的电平；然后，从第二个第二计数起点时刻开始转换获得第二串行数据，与此同时，用于参与逻辑与计算的第一串行数据保持第一有效电平，即逻辑1对应的电平，其中，从第二个第一计数起点时刻开始接收到的第一并行数据和从第二个第一计数起点时刻开始接收到的第二并行数据组成新的相邻两帧并行数据，配置为合并成一帧数字音频信号以串行输出给所述IIS接口接收器。

值得注意的是，在本实施例中，第一个第一计数起点时刻开始后接收到的第二并行数据与第二个第一计数起点时刻开始后接收到的第一并行数据不组成相邻两帧并行数据，则从第一个第二计数起点时刻开始转换出的第二串行数据和从第二个第一计数起点时刻开始转换出的第一串行数据不能参与合并出所述串行数据，以遵循IIS 协议对主机和从机双方传输左右声道数据的有序合并的约束。

作为一种实施例，所述数据转换控制系统还设置有主时钟信号，其中，主时钟信号的频率等于串行时钟信号的频率与预设分频系数的乘积，预设分频系数是正整数，使主时钟信号与串行时钟信号同步，预设分频系数优选为4，又由于串行时钟信号与声道选择时钟信号同步，所以，将串行时钟信号的频率设置为声道选择时钟信号的频率的64倍，即每采样8个字的并行数据（64个比特位的二进制数）才产生换一次声道数据。主时钟信号是由IIS接口发送器或IIS接口接收器提供。

在一些实施例中，主时钟信号是由IIS接口发送器产生时，也必须提供给所述IIS接口接收器，然后所述IIS接口接收器将主时钟信号分频为串行时钟信号与声道选择时钟信号，再将分频出串行时钟信号与声道选择时钟信号提供给所述IIS接口发送器使用，才驱动实施前述实施例的接收、计数、采样、以及转换过程。

在一些实施例中，主时钟信号是由IIS接口接收器产生时，所述数据转换控制系统内所有电路模块将主时钟信号配置为统一的工作时钟，不仅保证所有电路模块之间的数据信号与该主时钟信号同步，还分频出所述串行时钟信号与所述声道选择时钟信号。

所述数据转换控制系统内，当IIS接口发送器是主机，且IIS接口接收器是从机时，IIS接口发送器向IIS接口接收器提供串行时钟信号和声道选择时钟信号；当IIS接口发送器是从机，且IIS接口接收器是主机时，IIS接口接收器向IIS接口发送器提供串行时钟信号和声道选择时钟信号。因此，在IIS接口发送器被配置为主机的工作模式下与IIS接口发送器被配置为从机的工作模式下，串行时钟信号在IIS接口发送器与IIS接口接收器之间的信号流向不同，声道选择时钟信号在IIS接口发送器与IIS接口接收器之间的的信号流向不同，但是主时钟信号的信号流向可以相同，也可以不同。

综上，本发明所使用的串行时钟信号和声道选择时钟信号是同步的且能够由一个主时钟信号分频出来，保证通过IIS总线连接的两个芯片设备的信号同步；则在前述计数器的计数驱动下，能够准确获得并串转换出的（移位输出）的最高比特位的二进制数据且该二进制数据形成的电平边沿与相关时钟信号的上升沿对齐。串行时钟信号、声道选择时钟信号以及主时钟信号的来源可以灵活配置于数据转换控制系统的内外部，提高IIS接口使用的灵活性。

作为一种实施例，所述IIS接口发送器是设置在Sigma-Delta型模数转换器内；IIS接口发送器的信号输入端与Sigma-Delta型模数转换器内的数字滤波器连接，数字滤波器用于将所述左声道的并行数据或所述右声道的并行数据传输给IIS接口发送器，所述左声道的并行数据或所述右声道的并行数据都是多比特位数据；具体地，在所述主时钟信号的驱动下或所述串行时钟信号的驱动下，选择在声道选择时钟信号是第二有效电平且第一计数使能信号为第一有效电平的前提下将所述左声道的并行数据传输给IIS接口发送器，或者选择在声道选择时钟信号是第一有效电平且第二计数使能信号为第一有效电平的前提下将所述右声道的并行数据传输给IIS接口发送器；数字滤波器与Sigma-Delta型模数转换器内的调制器连接，Sigma-Delta型模数转换器内的调制器用于将模拟输入信号调制为脉冲密度调制信号再将脉冲密度调制信号传输给数字滤波器，其中，脉冲密度调制信号是多比特位的数字信号，属于模拟输入信号量化转换的结果；“脉冲密度调制（Pulse DensityModulation）”，简称PDM，是一种使用二进制数0,1表示模拟信号的调制方式，可以理解的是模拟输入信号的幅度变化经过调制转化为脉冲的密度变化,也可以理解为频率的变化,即单位时间内的脉冲个数。该模拟输入信号包括来自音频设备的右声道的模拟信号以及来自音频设备的左声道的模拟信号；本实施例公开的Sigma-Delta型模数转换器内的调制器采用标准CMOS工艺制作且应用于音频领域，并支持集成于片上系统，其中，调制器被划分为Sigma-Delta型模数转换器内的模拟电路的部分，数字滤波器以及IIS接口发送器被划分为Sigma-Delta型模数转换器内的数字电路的部分；IIS接口接收器是应用于音频领域的编解码器，不属于Sigma-Delta型模数转换器；其中，IIS接口接收器和IIS接口发送器都集成IIS接口配置寄存器，用于配置适用于IIS总线上的数据交互的时钟参数、待传输的比特位数以及数据位宽。

Sigma-Delta型模数转换器相比于传统奈奎斯特模数转换器，不仅降低了抗混叠滤波器的设计要求，受模拟电路和元器件适配影响较小，也因其采用的过采样技术和噪声整形技术，将量化噪声搬移到带外，有效地提高了模数转换器的信噪比(SNR)，提高了模数转换器的分辨率。在中低速应用如音频领域，Sigma-Delta型模数转换器被视为一种有效的低功耗高精度模数转换器的架构。

本发明还公开一种芯片，所述芯片是属于音频处理芯片，包括前述任一实施例所述的基于IIS接口的数据转换控制系统。满足片上系统对于Sigma-Delta型模数转换器模拟前端电路通过IIS接口并转串的时序要求，广泛适用于多种类型的外接芯片进行IIS总线进行数据传输，IIS接口所在的IIS接口发送器在使用上因为各种时钟信号配合可调节的计数阈值而显得比较灵活，适用于多种类型的音频领域电子产品的应用。

上述实施例只为说明本发明的技术构思及特点，其目的是让熟悉该技术领域的技术人员能够了解本发明的内容并据以实施，并不能以此来限制本发明的保护范围。凡根据本发明精神实质所作出的等同变换或修饰，都应涵盖在本发明的保护范围之内。

Claims (14)

1.基于IIS接口的数据转换控制系统，其特征在于，该数据转换控制系统包括IIS接口发送器和IIS接口接收器，IIS接口发送器和IIS接口接收器之间交互的信号包括串行时钟信号和声道选择时钟信号；IIS接口接收器被配置为在串行时钟信号的驱动下接收IIS接口发送器发送串行数据；IIS接口发送器和IIS接口接收器都内置有IIS接口，IIS接口发送器和IIS接口接收器之间通过IIS总线建立电性连接；

IIS接口发送器用于在声道选择时钟信号的作用下，交替接收左声道的并行数据和右声道的并行数据；IIS接口发送器用于从第一计数起点时刻开始，对串行时钟信号的边沿计数，获得第一计数值；IIS接口发送器还用于从第二计数起点时刻开始，对串行时钟信号的边沿计数，获得第二计数值；其中，第一计数起点时刻和第二计数起点时刻都是可调节；

并串转换器，用于以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据，使左声道的并行数据的最高位最先被转换出来；并串转换器，用于以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据，使右声道的并行数据的最高位最先被转换出来；并串转换器，用于将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器。

2.根据权利要求1所述数据转换控制系统，其特征在于，IIS接口发送器的内部设置第一数据通道和第二数据通道；

第一数据通道用于在声道选择时钟信号是第二有效电平时，接收左声道的并行数据，该左声道的并行数据是应用于音频设备的左声道的多比特位数据；第二数据通道用于在声道选择时钟信号是第一有效电平时，接收右声道的并行数据，该右声道的并行数据是应用于音频设备的右声道的多比特位数据；

第一数据通道和第二数据通道是同一个数据通道的条件下，声道选择时钟信号是第二有效电平时，所述IIS接口发送器将该数据通道设置为第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将该数据通道设置为第二数据通道；

或者，在第一数据通道和第二数据通道分别是两个不同的数据通道的条件下，声道选择时钟信号是第二有效电平时，所述IIS接口发送器将左声道的并行数据送往第一数据通道；声道选择时钟信号是第一有效电平时，所述IIS接口发送器将右声道的并行数据送往第二数据通道。

3.根据权利要求1所述数据转换控制系统，其特征在于，IIS接口发送器包括左声道计数器和右声道计数器；左声道的并行数据是标记为第一并行数据，右声道的并行数据是标记为第二并行数据；

左声道计数器，用于依据声道选择时钟信号和右声道计数器的计数值确定第一计数起点时刻，并从第一计数起点时刻开始对串行时钟信号的边沿计数，并保存第一并行数据的每个比特位下对应的计数值，并将该计数值标记为所述第一计数值；

右声道计数器，用于依据声道选择时钟信号和左声道计数器的计数值确定第二计数起点时刻，并从第二计数起点时刻开始对串行时钟信号的边沿计数，并保存第二并行数据的每个比特位下对应的计数值，并将该计数值标记为所述第二计数值；

并串转换器，用于以第一计数值的反码为第一并行数据中当前被转换的比特位的排序，将第一并行数据设置为由高位向低位依次输出，并确定转换形成所述第一串行数据；

并串转换器，还用于以第二计数值的反码为第二并行数据中当前被转换的比特位的排序，将第二并行数据设置为由高位向低位依次输出，并确定转换形成所述第二串行数据。

4.根据权利要求3所述数据转换控制系统，其特征在于，第一计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第一有效电平翻转为第二有效电平，则所述IIS接口发送器将声道选择时钟信号由第一有效电平翻转为第二有效电平的时刻标记为第一计数起点时刻，再触发左声道计数器从第一计数起点时刻开始计数；

声道选择时钟信号是第二有效电平的情况下，若第一计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第一计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第一计数起点时刻，再触发左声道计数器从第一计数起点时刻开始计数；

声道选择时钟信号是第一有效电平、且右声道计数器的计数值小于右声道计数阈值时，左声道计数器的计数值保持为数值零；

其中，第一有效电平不同于第二有效电平；

其中，左声道计数器从第一计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第一并行数据的所有比特位的并行接收。

5.根据权利要求4所述数据转换控制系统，其特征在于，当声道选择时钟信号是第一有效电平、且右声道计数器的计数值大于右声道计数阈值时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；

当声道选择时钟信号是第二有效电平时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；

当声道选择时钟信号是第一有效电平、且右声道计数器的计数值等于数值零时，IIS接口发送器将左声道计数器的计数使能信号配置为第一有效电平；其中，左声道计数器配置的计数使能信号是所述第一计数使能信号；

其中，右声道计数阈值是由寄存器配置的参数，右声道计数阈值支持被外部刷新，使得第一计数起点时刻是可调节的参数；右声道计数阈值的最大值是小于右声道计数器所允许的最大计数值。

6.根据权利要求3所述数据转换控制系统，其特征在于，第二计数使能信号是第一有效电平的情况下，若声道选择时钟信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将声道选择时钟信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再触发右声道计数器从第二计数起点时刻开始计数；

声道选择时钟信号是第一有效电平的情况下，若第二计数使能信号由第二有效电平翻转为第一有效电平，则所述IIS接口发送器将第二计数使能信号由第二有效电平翻转为第一有效电平的时刻标记为第二计数起点时刻，再触发右声道计数器从第二计数起点时刻开始计数；

声道选择时钟信号是第二有效电平、且左声道计数器的计数值小于左声道计数阈值时，右声道计数器的计数值保持为数值零；

其中，第一有效电平不同于第二有效电平；

其中，右声道计数器在所述第二计数起点时刻处的计数值为数值零；从第二计数起点时刻开始计数一次后，所述IIS接口发送器已经完成第二并行数据的所有比特位的并行接收。

7.根据权利要求6所述数据转换控制系统，其特征在于，当声道选择时钟信号是第二有效电平、且左声道计数器的计数值大于或等于左声道计数阈值时，IIS接口发送器为右声道计数器配置的计数使能信号是第一有效电平；

当声道选择时钟信号是第一有效电平时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；

当声道选择时钟信号是第二有效电平、且左声道计数器的计数值等于数值零时，IIS接口发送器将右声道计数器的计数使能信号配置为第一有效电平；其中，右声道计数器配置的计数使能信号是所述第二计数使能信号；

其中，左声道计数阈值是由寄存器配置的参数，该寄存器配置的参数支持被外部刷新，使得第二计数起点时刻是可调节的参数；左声道计数阈值的最大值是小于左声道计数器所允许的最大计数值。

8.根据权利要求5或7所述数据转换控制系统，其特征在于，在所述串行时钟信号的驱动下，一帧所述第一并行数据和一帧所述第二并行数据组成先后输入IIS接口发送器的相邻两帧并行数据，形成IIS接口发送器交替接收左声道的并行数据和右声道的并行数据；

所述第一并行数据的位宽等于所述第二并行数据的位宽时，所述第二并行数据的位宽或所述第一并行数据的位宽被配置为采样位数，声道选择时钟信号的频率被配置为IIS接口发送器的采样频率，串行时钟信号的频率等于采样频率与采样位数的乘积的两倍，其中，串行时钟信号与声道选择时钟信号同步，所述第一并行数据的每个比特位和第二并行数据的每个比特位都对应于串行时钟信号的一个脉冲，使得串行时钟信号的每个上升沿到来时采样并行数据的一个比特位。

9.根据权利要求3所述数据转换控制系统，其特征在于，所述以第一计数值为左声道的并行数据的对应比特位的转换次序，将左声道的并行数据转换为第一串行数据的实现方式包括：

每当左声道计数器获得一个第一计数值，则所述并串转换器将该第一计数值按逻辑取反，获得第一计数值的反码，再将第一计数值的反码设置为所述第一并行数据中当前被转换的比特位的排序；所述并串转换器按照最新设置出的所述第一并行数据中当前被转换的比特位的排序，串行输出所述第一串行数据，并确定该第一计数值为所述第一并行数据的对应比特位的转换次序，其中，在所述第一并行数据中，排序越大的比特位处的二进制数据被配置为越先转换出所述第一串行数据；

其中，最先串行输出的一位二进制位数据是所述第一并行数据的最高位的二进制数据；

其中，声道选择时钟信号是第二有效电平时，并串转换器控制所述第二串行数据保持为第一有效电平，以避免在所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第一串行数据。

10.根据权利要求3所述数据转换控制系统，其特征在于，所述以第二计数值为右声道的并行数据的对应比特位的转换次序，将右声道的并行数据转换为第二串行数据的实现方式包括：

每当右声道计数器获得一个第二计数值，所述并串转换器将该第二计数值按逻辑取反，获得第二计数值的反码，再将第二计数值的反码设置为所述第二并行数据中当前被转换的比特位的排序；所述并串转换器按照最新设置出的所述第二并行数据中当前被转换的比特位的排序，串行输出所述第二串行数据，并确定该第二计数值为所述第二并行数据的对应比特位的转换次序，其中，在所述第二并行数据中，排序越大的比特位处的二进制数据被配置为越先转换为所述第二串行数据；

其中，最先串行输出的一位二进制位数据是所述第二并行数据的最高位的二进制数据；

其中，声道选择时钟信号是第一有效电平时，并串转换器控制所述第一串行数据保持为第一有效电平，以避免所述第一串行数据与所述第二串行数据合并过程中抵消掉所述第二串行数据。

11.根据权利要求9或10所述数据转换控制系统，其特征在于，所述将第一串行数据和第二串行数据合并为所述串行数据，以串行输出至IIS接口接收器的实现方式包括：

并串转换器，还用于在串行时钟信号的同一时钟周期内，将串行输出的第一串行数据和串行输出的第二串行数据作逻辑与运算，获得所述串行数据，形成二进制编码的音频数据，然后控制所述串行数据通过触发器延时串行时钟信号的一个时钟周期，再将延时后的所述串行数据传输给IIS接口接收器。

12.根据权利要求1所述数据转换控制系统，其特征在于，所述数据转换控制系统还设置有主时钟信号，其中，主时钟信号的频率等于串行时钟信号的频率与预设分频系数的乘积，预设分频系数是正整数，使主时钟信号与串行时钟信号同步；主时钟信号是由IIS接口发送器或IIS接口接收器提供；

当IIS接口发送器是主机，且IIS接口接收器是从机时，IIS接口发送器向IIS接口接收器提供串行时钟信号和声道选择时钟信号；

当IIS接口发送器是从机，且IIS接口接收器是主机时，IIS接口接收器向IIS接口发送器提供串行时钟信号和声道选择时钟信号。

13.根据权利要求11所述数据转换控制系统，其特征在于，IIS接口发送器是设置在Sigma-Delta型模数转换器内；

IIS接口发送器的信号输入端与Sigma-Delta型模数转换器内的数字滤波器连接，数字滤波器用于将所述左声道的并行数据或所述右声道的并行数据传输给IIS接口发送器；

数字滤波器与Sigma-Delta型模数转换器内的调制器连接，Sigma-Delta型模数转换器内的调制器用于将模拟输入信号调制为脉冲密度调制信号再将脉冲密度调制信号传输给数字滤波器，其中，脉冲密度调制信号是多比特位的数字信号；模拟输入信号包括来自音频设备的右声道的模拟信号以及来自音频设备的左声道的模拟信号；

IIS接口接收器是应用于音频领域的编解码器；

其中，IIS接口接收器和IIS接口发送器都集成IIS接口配置寄存器。

14.一种芯片，其特征在于，所述芯片是属于音频处理芯片，包括权利要求1至13任一项所述基于IIS接口的数据转换控制系统。