JP3582976B2 - Ds−cdmaセルラシステムの信号受信装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、アナログ入力信号を時系列で保持する複数のサンプルホールド回路と、これらサンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路とを有するマッチドフィルタを備えたDS−CDMAセルラシステムの信号受信装置に関する。
【0002】
【従来の技術】
この種CDMAセルラシステムは、基地局および移動局の識別が可能であり、セル間にまたがった時間管理が不要なため、セル間非同期システムを実現する上で重要である。そして、このセル間非同期システムは、GPSなどの時間同期システムに依存することがなく、基地局システムが安価になる。
これに対し、時間同期システムは、基地局を信号の到達時間差で識別するため、基地局個別のロングコードは設定されておらず、基地局の誤認に基づく問題が生じる可能性がある。
ところで、移動局の信号受信装置では、実用システム実現のために、ロングコードとショートコードの合成コードの逆拡散の他に、マルチパスに対するフェージング補償、レーク合成の処理のみならず、初期セルサーチや周辺セルサーチのために複数の基地局の識別、評価を行うとともに、拡散率を可変として伝送速度を可変とし、通信速度の向上のためのマルチコード伝送にも対応する必要がある。
【0003】
【発明が解決しようとする課題】
このようなCDMAセルラシステムは、信号受信装置が複雑かつ大規模なものになる可能性があり、移動局の信号受信装置の特性として好ましいことではない。特に、受信信号のマルチパスに1シンボル周期以上遅延した長遅延パスが存在する場合、トラフィックチャンネルでは1コードの処理に複数のマッチドフィルタが必要であり、回路規模は一層拡大する。
【0004】
本発明は、このような背景のもとに創案されたもので、長遅延パスに対処し得る小型のDS−CDMAセルラシステムの信号受信装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明に係るDS−CDMAセルラシステムの信号受信装置は、現在の拡散符号を格納した現符号レジスタと、現在の拡散符号より1シンボル周期ずつ遅延した拡散符号を格納した1個または複数の長遅延レジスタとを切替えて使用し、1個のマッチドフィルタで、現在および長遅延のピークを受信するものである。
【0006】
【発明の実施の形態】
次に、本発明に係るDS−CDMAセルラシステムの信号受信装置の実施の形態について、図面に基づいて説明する。
【0007】
[実施例]
図1は、本発明の一実施の形態に係るDS−CDMAセルラシステムの信号受信装置に用いられる、マッチドフィルタの実施例のブロック図である。
図1において、信号受信装置における1個のマッチドフィルタは、アナログ入力信号Vinがそれぞれ接続された複数のサンプルホールド回路SH1〜SHnを有し、これらサンプルホールド回路SH1〜SHnにおいてアナログ入力信号Vinを保持する。
これらサンプルホールド回路SH1〜SHnは、システムクロックに呼応して動作し、順次アナログ入力信号Vinのサンプルホールドを行う。
このように、サンプルホールド回路SH1〜SHn間でのデータ転送を行わない構成とすることにより、本実施例のマッチドフィルタは、データの転送誤差を解消し得る。
【0008】
サンプルホールド回路SH1〜SHnの出力は、対応するマルチプレクサMUX1〜MUXnに入力される。
各マルチプレクサMUX1〜MUXnは、拡散符号(1ビットの符号列)に呼応して、サンプルホールド回路SH1〜SHnの出力を2系統に振り分ける。
マルチプレクサMUX1〜MUXnの各系統の出力信号は、加算回路ADDに入力され、加算回路ADDは拡散符号の「1」、「0」にそれぞれ対応した「p」、「m」の処理系を有する。
さらに、加算回路ADDの出力は、スケーラSCALERに入力され、適宜スケーリングが行われた出力信号Voutが生成される。
【0009】
前記サンプルホールド回路SH1〜SHnは、アナログ入力信号Vinに対して並列に接続されて、順次アナログ入力信号Vinを取込むようになっている。フィルタ演算は、サンプリングタイミングに同期して拡散符号を循環シフトさせることにより実行される。このときマルチプレクサMUX1〜MUXnは、この循環シフトされる拡散符号に基づいて、高速で切替え制御される。
【0010】
図3は、上述したマッチドフィルタをその構成に含む信号受信装置の回路構成を示す。
図3では、理解を容易にするため、上述した構成からなるマッチドフィルタの個数は8個に限定してあり、その中の2個のマッチドフィルタMF01、MF02を止り木チャンネルグループPchに割当て、4個のマッチドフィルタMF21〜MF24をトラフィックチャンネルグループTchに割当て、2個のマッチドフィルタMF11、MF12を共用グループCchに割当てている。
【0011】
止り木チャンネルグループPchおよび共用グループCchの4個のマッチドフィルタMF01、MF02、MF11、MF12の出力は、4入力1出力のマルチプレクサMUXp1〜MUXpSにそれぞれ入力される。
各マルチプレクサMUXp1〜MUXpSは、4個のマッチドフィルタMF01、MF02、MF11、MF12の出力を択一的に出力する。
各マルチプレクサMUXp1〜MUXpSの出力には、マルチパス信号・サンプルホールド回路SHp1〜SHpSがそれぞれ接続されている。
各マルチパス信号・サンプルホールド回路SHp1〜SHpSは、止り木チャンネルグループPch、共用グループCchのマッチドフィルタMF01、MF02、MF11、MF12で生じたピークを1個ずつ保持する。
【0012】
トラフィックチャンネルグループTchおよび共用グループCchの6個のマッチドフィルタMF21、MF22、MF23、MF24、MF11、MF12の出力は、6入力1出力のマルチプレクサMUXt1〜MUXtRにそれぞれ入力されている。
各マルチプレクサMUXt1〜MUXtRは、6個のマッチドフィルタMF21、MF22、MF23、MF24、MF11、MF12の出力を、択一的に出力する。
各マルチプレクサMUXt1〜MUXtRの出力には、マルチパス信号・サンプルホールド回路SHt1〜SHtRがそれぞれ接続されている。
各マルチパス信号・サンプルホールド回路SHt1〜SHtRは、トラフィックチャンネルグループTch、共用グループCchで生じたピークを1個ずつ保持する。
さらに、止り木チャンネルグループPch、トラフィックチャンネルグループTch、共用グループCchのマッチドフィルタMF01、MF02、MF11、MF12、MF21、MF22、MF23、MF24のそれぞれ出力は、ピーク検出回路PDにも入力されている。
ピーク検出回路PDは、上記マッチドフィルタMF01、MF02、MF11、MF12、MF21、MF22、MF23、MF24のそれぞれ出力における相関ピークを検出、平均し、その平均電力をソーティングして、抽出すべきピークを選択し、選択されたピークの位相を登録する。
その上で、ピーク検出回路PDは、マルチパス信号・サンプルホールド回路SHp1〜SHpS及びSHt1〜SHtRに対するコントロール信号を出力する。このコントロール信号は、デコーダDECp、DECtによりデコードされて、各マルチパス信号・サンプルホールド回路SHp1〜SHpSおよびSHt1〜SHtRのサンプリング信号が生成される。
これによって、前記マッチドフィルタMF01、MF02、MF11、MF12、MF21、MF22、MF23、MF24の全部または一部について、このサンプリング信号に基づいて、ピーク検出、選択が行われる。
【0013】
共用グループCchは、止り木チャンネルPch側、トラフィックチャンネルTch側のいずれにも適用できる。
従って、トラフィックチャンネルTchは、4〜6チャンネルの範囲でそのチャンネル数が可変であり、止り木チャンネルPchは、2〜4チャンネルの範囲でそのチャンネル数が可変である。
このように、本実施の形態では、共用グループCchを設けて、トラフィックチャンネルTchおよび止り木チャンネルPchのチャンネル数を可変としたので、通信形態の自由度を高めることができる。
【0014】
各マルチパス信号・サンプルホールド回路SHp1〜SHpS、SHt1〜SHtRの出力には、A/D変換回路ADp1〜ADpS、ADt1〜ADtRがそれぞれ接続されている。
これらA/D変換回路ADp1〜ADpS、ADt1〜ADtRにより、マルチパス信号・サンプルホールド回路SHp1〜SHpS、SHt1〜SHtRのアナログ出力は、デジタル信号に変換される。
A/D変換回路ADp1〜ADpSの出力は、マルチパス信号・マルチプレクサMUX31に入力され、A/D変換回路ADt1〜ADtRの出力は、マルチパス信号・マルチプレクサMUX32に入力されている。
これらマルチパス信号・マルチプレクサMUX31、MUX32は、マルチパス信号・サンプルホールド回路SHp1〜SHpS、SHt1〜SHtRのデジタル変換されたデータを択一的に出力し、以後のフェージング補償およびレーク合成を時分割で実行させる。
この時分割処理により、フェージング補償およびレーク合成のための回路は、小規模となる。
なお、マルチパス信号・サンプルホールド回路SHp1〜SHpSそれぞれに対応させて設けたA/D変換回路ADp1〜ADpSに替えて、1個のA/D変換回路を設け、これを時分割で使用して、全てのマルチパス信号・サンプルホールド回路SHp1〜SHpSの信号のデジタル化を行うことも可能である。A/D変換回路ADt1〜ADtRについても、同様である。
【0015】
マルチパス信号・マルチプレクサMUX31は、止り木チャンネルPchのピーク電力が生じた位相について、そのA/D変換回路ADp1〜ADpSの変換出力を、相関出力として順次メモリMEM31に格納し、それらのI相、Q相の信号は、フェージング補償回路PC31によってフェージング補償される。
フェージング補償された信号は、レーク合成回路RCMB31に入力され、レーク合成出力Sout1が生成される。
マルチパス信号・マルチプレクサMUX32は、トラフィックチャンネルTchのピーク電力が生じた位相について、そのA/D変換回路ADt1〜ADtRの変換出力を、相関出力として順次メモリMEM32に格納し、それらのI相、Q相の信号は、フェージング補償回路PC32によってフェージング補償される。
フェージング補償された信号は、レーク合成回路RCMB32に入力され、レーク合成出力Sout2が生成される。
【0016】
図4は、図3の回路の動作を説明するためのタイミングチャートで、マッチドフィルタMF01、MF02、MF11、MF12による止り木チャンネルPchの処理を示す。ここでは、共用グループCchの2個のマッチドフィルタMF11、MF12を止り木チャンネルグループPchに割当てている。
あるシンボル周期において、これらのマッチドフィルタMF01、MF02、MF11、MF12のいずれかで、合計5個のマルチパス信号(相関ピーク:図4中、「ピーク」で示す。)が生じたとき、マルチパス信号・サンプルホールド回路SHp1〜SHpSのうちの5個を用いて、そのサンプルホールド(図4中、S/Hで示す。)が行われる。
これらサンプルホールドデータは、A/D変換回路ADp1〜ADpSによってデジタル化されて、マルチパス信号・マルチプレクサMUX31により、メモリMEM31に格納される(図4中、「メモリ」で示す)。
その後、格納データに対する、フェージング補償回路PC31によるフェージング補償、さらにレーク合成回路RCMB31によるレーク合成が行われる(図4中、「フェージング補償」、「レーク合成」で示す)。
【0017】
ここで、仮に、トラフィックチャンネルTchに関して長遅延パスが生じ、トラフィックチャンネルTchの1シンボル周期以上遅延したマルチパス信号が存在する場合、トラフィックチャンネルTchのシンボル長が止り木チャンネルPchのシンボル長以下(例えば1/2)に設定されていれば、このトラフィックチャンネルTchの長遅延パスは、止り木チャンネルPchにおいてマルチパス信号として検出可能である。
すなわち、トラフィックチャンネルTchのシンボル長を止り木チャンネルPchの1/2とすると、図4の止り木チャンネルPchの各シンボル周期における後半部分に発生したマルチパスは、トラフィックチャンネルTchの長遅延パスである。
また、このような遅延プロファイルは、基本的には急激な変動を生じないので、あるシンボル周期の遅延プロファイルを、次周期の遅延プロファイルとして適用し得る。
従って、トラフィックチャンネルTchのマルチパスの位相はあらかじめ推定可能である。
【0018】
次に、トラフィックチャンネルTchの長遅延パスを処理するために、トラフィックチャンネルTchに適用されたマッチドフィルタの拡散符号を格納するレジスタについて説明する。
図5は、このトラフィックチャンネルTchのマッチドフィルタの拡散符号を格納するレジスタのブロック図である。
トラフィックチャンネルTchのマッチドフィルタMF21、MF22、MF23、MF24それぞれに対する拡散符号の供給は、図5に示すように、2系統の演算レジスタ、すなわち現在の拡散符号を保持する現符号レジスタCAL−REG、および1シンボル周期(以上)遅延した長遅延パスを処理するための拡散符号を保持する長遅延レジスタLDP−REGによって行われる。
この長遅延レジスタLDP−REGには、現符号レジスタCAL−REGよりも1シンボル周期遅延した拡散符号が格納される。
両レジスタLDP−REG、CAL−REGのパラレル出力は、レジスタ・マルチプレクサRMUXに接続され、いずれか一方のレジスタLDP−REG、CAL−REGの拡散符号がマッチドフィルタMF21〜MF24それぞれに対する制御信号(拡散符号)MUXCNTとして出力され、各マッチドフィルタMF21〜MF24それぞれに設けられた図1に示すマルチプレクサMUX1、MUX2、...、MUXnを制御する。
拡散符号の現符号レジスタCAL−REGへの入力は、1シンボル周期の終了直後に瞬間的に行う必要があり、前のシンボル周期で拡散符号をあらかじめ入力レジスタINP−REGに格納しておき、入力レジスタINP−REGから現符号レジスタCAL−REGへ拡散符号のパラレル転送を行う。
その一方で、この入力レジスタINP−REGから現符号レジスタCAL−REGへの拡散符号のパラレル転送の直前に、現符号レジスタCAL−REGから長遅延レジスタLDP−REGへの拡散符号のパラレル転送を行う。
これにより、現符号レジスタCAL−REGよりも1シンボル周期遅れた(1シンボル周期前の)拡散符号が、長遅延レジスタLDP−REGに格納されることになる。
レジスタ・マルチプレクサRMUXは、通常のマルチパスに対しては現符号レジスタCAL−REGの拡散符号を各マッチドフィルタMF21〜MF24に供給し、長遅延パスに対しては、長遅延レジスタLDP−REGの拡散符号を各マッチドフィルタMF21〜MF24に供給する。
これによって、トラフィックチャンネルTchの1個のマッチドフィルタMF21〜MF24による長遅延パスの検出が可能になり、回路は小規模となる。
なお、図5では、トラフィックチャンネルTchについて長遅延パスは、1シンボル周期以下の遅延範囲におさまるものとして1個の長遅延レジスタLDP−REGを設けた例を示すが、長遅延レジスタLDP−REGの個数を増すことによって、2シンボル周期以上の長遅延パスの検出も可能となる。
【0019】
また、1個のマッチドフィルタMF21〜MF24において、通常のマルチパスと長遅延パスとは、時として同時に生じる可能性があり、このため長遅延レジスタLDP−REGのクロック入力には、マルチプレクサCMUXを介して、クロックCK1、CK2およびグランドGNDが入力されている。
ここで、クロックCK1は、図1に示すサンプルホールド回路SH1〜SHnのサンプリングタイミングに同期したクロックであり、クロックCK2は、これよりも充分高速の、例えば4倍の速度のクロックである。
トラフィックチャンネルTchにおいて、通常のマルチパスによる相関ピークと長遅延パスによる相関ピークとが同時に生じるタイミングにおいては、レジスタ・マルチプレクサRMUXにより現符号レジスタCAL−REGの拡散符号をマッチドフィルタMF21〜MF24に供給し、長遅延レジスタLDP−REGの拡散符号は使用しない。
これにより、マッチドフィルタMF21〜MF24は、現符号レジスタCAL−REGの拡散符号による、トラフィックチャンネルTchの通常のマルチパスの相関演算を行う。
このときには、マルチプレクサCMUXをグランドGNDに切替え、長遅延レジスタLDP−REGの循環シフトを停止する。
そして、次のタイミングで、マルチプレクサCMUXをグランドGNDから切替え、レジスタ・マルチプレクサRMUXは、現符号レジスタCAL−REGに替え、長遅延レジスタLDP−REGを選択する。
これにより、1チップ時間遅れて、マッチドフィルタMF21〜MF24は、長遅延レジスタLDP−REGの拡散符号による、トラフィックチャンネルTchの長遅延パスの相関演算を行う。
これによって、トラフィックチャンネルTchにおいて、通常のマルチパスおよび長遅延パス両者の重複した相関ピークの検出が可能となる。
【0020】
一方、上記クロックCK1が入力されるサンプルホールド回路SH1〜SHnにおいては、図1に示すように、追加のサンプルホールド回路SHEXが設けられている。そして、アナログ入力信号Vinは、追加のサンプルホールド回路SHEXにも接続されている。
追加のサンプルホールド回路SHEXの出力は、同じく追加のマルチプレクサMUXEXを介して、加算回路ADDのp側とm側に入力されている。
相関ピークの重複が、例えば、サンプルホールド回路SH1がアナログ入力信号Vinをサンプリングした直後に生じるとすれば、そのときのサンプルホールド回路SH2のデータを追加のサンプルホールド回路SHEXにも格納しておく。
この追加のサンプルホールド回路SHEXへのデータの取込みは、サンプルホールド回路SH2の新たなデータ取込みと同時に行われる。
サンプルホールド回路SH1の新たなデータと現符号レジスタCAL−REGの拡散符号による相関演算が終了すると、次は、同一データと長遅延レジスタLDP−REGの拡散符号による演算が行われる。
しかし、サンプルホールド回路SH2のための新たなデータの取込みは行われるので、その取込み前にサンプルホールド回路SH2の旧データと同じデータを追加のサンプルホールド回路SHEXに保存しておいて、この旧データを含むデータ列による演算を行う。
【0021】
仮に、追加のサンプルホールド回路SHEXを設けなかった場合、長遅延レジスタLDP−REGによる相関演算のときには、保存しておくべき1個のアナログ入力信号Vinが新たなアナログ入力信号Vinに更新されてしまい、演算結果に誤差を生じる。
しかし、通常のDS−CDMAセルラシステムでは、タップ数(相関演算の乗算回数)が充分多いため、この誤差は無視し得る。
すなわち、通常のDS−CDMAセルラシステムでは、追加のサンプルホールド回路SHEXを省略した構成でも、実現可能である。
【0022】
追加のサンプルホールド回路SHEXへの信号入力は、ピーク重複のタイミングにおいて行うことも可能であり、この場合は、ピーク重複を回避するまで、サンプルホールド回路SH1〜SHnに格納されたデータを更新せず、新たなデータを1個または複数の追加のサンプルホールド回路SHEXに保持しておく。これによってピーク重複を1シンボル周期以上前から予測する必要が無くなる。
【0023】
以上の動作を、図6のタイミングチャートに基づいて説明する。
止り木チャンネルPchのマッチドフィルタMF01で、k番目のシンボル周期Tkの相関演算が実行され、このシンボル周期Tk内で、トラフィックチャンネルTchのマッチドフィルタMF21で、k番目および(k+1)番目のシンボル周期tk、tk+1の相関演算が実行されたとする。
そして、止り木チャンネルPchのマッチドフィルタMF01に適用される拡散符号をPN01、トラフィックチャンネルTchのマッチドフィルタMF21に適用される拡散符号をPN21とする。
また、止り木チャンネルPchのk番目のシンボル周期Tkにおける、止り木チャンネルPchのマッチドフィルタMF01の拡散符号PN01は、P01,k、この止り木チャンネルPchのシンボル周期Tkに対応するトラフィックチャンネルTchのシンボル周期tkおよびtk+1における、トラフィックチャンネルTchのマッチドフィルタMF21の拡散符号PN21はPk、およびPk+1とする。
【0024】
ここで、止り木チャンネルPchのマッチドフィルタMF01において、シンボル周期Tk内で、図6中にPeak01に示すような5つの相関ピークが生じたとき、止り木チャンネルPchのマッチドフィルタMF01のk番目のシンボル周期Tkの後半で生じたピークは、トラフィックチャンネルTchのマッチドフィルタMF21のシンボル周期tkの長遅延パスである。
この長遅延パスを、図6中でトラフィックチャンネルTchのマッチドフィルタMF21の相関出力を表すPeak21において破線でk番目の演算の周期tkに示している。
この期間内では、通常のマルチパスによる相関ピークと長遅延パスによる相関ピークの重複は生じていないので、全ての相関ピークを後段のマルチパス信号・サンプルホールド回路SHt1〜SHtRによりサンプリングするだけで(図6中において、サンプリング結果をS/Hで示す)、トラフィックチャンネルTchの長遅延パスも抽出し得る。
しかし、トラフィックチャンネルTchのマッチドフィルタMF21のk+3番目のシンボル周期tk+3の相関出力の演算においては、本来ならば、図6中にPPで示す相関ピークの位置で、現在の拡散符号PN21,k+3および長遅延パスの拡散符号PN21,k+2によるピークが重なるが、前述のように長遅延パスの相関を遅延させることにより、同図中にPDで示すように、長遅延の拡散符号PN21,k+2によるピークが遅延して生成され、重複が防止されている。
マルチパス信号・サンプルホールド回路SHt1〜SHtRは、このように生成された相関ピークをサンプリングする。
止り木チャンネルPchのマッチドフィルタMF01の相関出力は、メモリMEM31に格納され、トラフィックチャンネルTchのマッチドフィルタMF21の相関出力はメモリMEM32に格納される。
その後、図4の場合と同様に、図6のPHC01、PHC21に示すように、フェージング補償回路PC31、PC32によってフェージング補償が実行され、さらに、レーク合成回路RCMB31、RCMB32によってレーク合成が行われる。
なお、追加のサンプルホールド回路SHEXを複数設けておけば、複数回連続の相関ピーク重複に対処でき、正確な演算を行うことができる。
ここで、この重複回数をd回とすれば、{1シンボル周期−1チップ時間}、{1シンボル周期−2チップ時間}、...、{1シンボル周期−(d−1)チップ時間}前のデータを順次保持し、これらを順次使用して、長遅延パスの相関ピークを出力する。
その後、長遅延レジスタLDP−REGに対して1チップ時間内において(d+1)回の高速循環シフトを行い、長遅延レジスタLDP−REGをシフト止めされない状態に戻す。
【0025】
なお、このようなピーク重複回数が全体のタップ数に比較して小さいときは、追加のサンプルホールド回路SHEXを省略することも可能であることはいうまでもない。
また、連続重複に対して、現符号レジスタCAL−REGと、長遅延レジスタLDP−REGとを交互に使用すれば、個々の長遅延パスの相関演算における誤差はアナログ入力信号Vin1個分となり、誤差を減少し得る。
このとき、長遅延レジスタLDP−REGの個数も1個で足りるので、回路規模を小さくし得る。
【0026】
マッチドフィルタの構成としては、図1に示した以外の構成も採用できる。
図2は、他のマッチドフィルタの構成を示すブロック図である。
図2においては、サンプルホールド回路SHA1〜SHAnを直列接続し、初段のサンプルホールド回路SHA1に入力されたアナログ入力信号Vinを順次後段のサンプルホールド回路SHA2〜SHAnに転送する。
サンプルホールド回路SHA1〜SHAnの出力は、マルチプレクサSMUX1〜SMUXnを介して図1と同様のマルチプレクサMUX1〜MUXnに接続され、これらマルチプレクサMUX1〜MUXnの出力は、加算回路ADDで加算され、スケーラSCALERによりスケーリングされている。
サンプルホールド回路SHAnの後段には、副サンプルホールド回路SHAEXが接続され、サンプルホールド回路SHAnの出力は副サンプルホールド回路SHAEXに入力されている。
ところで、マルチプレクサSMUX1〜SMUXnは2入力1出力であり、前記サンプルホールド回路SHA1〜SHAnの出力の他に、次段のサンプルホールド回路SHA2〜SHAEXの出力がそれぞれ入力されている。
すなわち、マルチプレクサSMUX1は、サンプルホールド回路SHA1または次段のサンプルホールド回路SHA2の出力を択一的に出力し、k番目のマルチプレクサSMUXkは、k番目のサンプルホールド回路SHAkまたは次段のk+1番目のサンプルホールド回路SHAk+1の出力を択一的に出力する。
【0027】
このようなマッチドフィルタにおいて、現符号レジスタCAL−REGの拡散符号による相関ピークと、長遅延レジスタLDP−REGの拡散符号による相関ピークとが重複した場合、サンプルホールド回路SHA1〜SHAnをマルチプレクサMUX1〜MUXnに対応させる接続により、現符号レジスタCAL−REGの拡散符号によって相関ピークを算出し、次に、サンプルホールド回路SHA2〜SHAEXをマルチプレクサMUX1〜MUXnに対応させる接続により、長遅延レジスタLDP−REGの拡散符号によって相関ピークを算出する。
その後、マルチプレクサSMUX1〜SMUXnの接続を元に戻す。
なお、副サンプルホールド回路SHAEXを省略し得ること、連続ピーク重複に対して、副サンプルホールド回路SHAEXを複数設け、あるいは省略し得ることは、前記図1に示した実施例と同様である。
【0028】
図7は、図1のマッチドフィルタMFにおけるサンプルホールド回路SH1〜SHn、SHEX個々の回路図である。
図7において、例えば、前記サンプルホールド回路SH1は、入力信号Vi4(図1のアナログ入力信号Vinに対応)が接続されたスイッチSW43と、このスイッチSW43に接続された入力キャパシタンスC42と、この入力キャパシタンスC42に接続された反転増幅回路INV4と、この反転増幅回路INV4の出力をその入力側に接続する帰還キャパシタンスC41とを有する。
そして、スイッチSW43が閉成状態から開放状態に移行したときに、入力信号Vi4を保持する。
反転増幅回路INV4には、帰還キャパシタンスC41と並列に、その入出力に接続されたリフレッシュスイッチSW42が接続され、入力キャパシタンスC42の入力には、基準電圧Vrefを接続するリフレッシュスイッチSW44が接続されている。
基準電圧Vrefは、反転増幅回路INV4の閾値電圧と等しく、反転増幅回路INV4の入力は常に基準電圧Vrefであるため、リフレッシュスイッチSW44閉成時には、入力キャパシタンスC42の両端が同電位となってその電荷が解消される。
リフレッシュスイッチSW42を閉成したときは、帰還キャパシタンスC41の両端が短絡されるため、入力キャパシタンスC42の電荷が解消される。
さらに、反転増幅回路INV4の入力にはグランドに接続されたスイッチSW41が接続され、スイッチSW41を閉成すると反転増幅回路INV4の入力はグランドに接続され、反転増幅回路INV4を構成するCMOSが飽和領域に移行し、電力消費が停止する。
なお、他のサンプルホールド回路SH2〜SHn、SHEXも、同様に構成されているので説明を省略する。
また、図2に示すサンプルホールド回路SHA1は、図7の回路を2個スイッチを介して直列接続する構成であり、ここでは説明を省略する。
【0029】
図8は、図7のサンプルホールド回路SH1中に示したスイッチSW41の構成を示す回路図である。
図8において、前記スイッチSW41は、入力信号Vin5に対してpMOS、nMOSを並列接続してなるトランジスタ回路T5と、このトランジスタ回路T5の出力に接続され、pMOS、nMOSを並列接続し、かつその入出力を短絡させたダミートランジスタ回路DT5とよりなる。
トランジスタ回路T5およびダミートランジスタ回路DT5のゲートには、クロック信号CLK0およびその反転信号が制御信号として入力されている。
制御信号は、インバータI5によって、トランジスタ回路T5のpMOSとnMOSについて相互に反転され、ダミートランジスタ回路DT5のnMOSとpMOSについて相互に反転されている。
なお、その他のスイッチSW42〜SW44は同様に構成されているので説明を省略する。
なお、図2に記したm1〜mnは、現在または長遅延の拡散符号であり、図1のように循環されることなくマルチプレクサMUX1〜MUXnに供給される。
【0030】
図9は、図1のマッチドフィルタMFの加算回路ADDの回路図である。
加算回路ADDには、図1におけるマルチプレクサMUX1〜MUXnの第1経路出力Vo11p〜Vo1np、および第2経路出力Vo11m〜Vo1nmがそれぞれ接続されたキャパシタンスCp1〜Cpn、およびCm1〜Cmnが設けられている。
キャパシタンスCp1〜Cpnは出力が統合されて容量結合が構成され、かつその出力は反転増幅回路INV71に入力されている。
反転増幅回路INV71の出力は、帰還キャパシタンスCF71を介して、その入力側に接続されている。
キャパシタンスCm1〜Cmnは、出力が統合されて容量結合が構成され、かつその出力は反転増幅回路INV72に入力されている。
反転増幅回路INV72の出力は、帰還キャパシタンスCF72を介して、その入力側に接続されている。
さらに、反転増幅回路INV71の出力は、スイッチRSWおよび中間キャパシタンスCC7を介して、反転増幅回路INV72に入力され、これによって加減算が可能とされている。
ここで、キャパシタンスCp1〜Cpn、Cm1〜Cmn、CC7、CF71、CF72の容量比を式(1)のとおりとすると、出力電圧Vout6は式(2)のように表現される。
【数1】
【0031】
図10は、図1のマッチドフィルタMFのマルチプレクサMUX1〜nの回路図である。
図10において、例えば、マルチプレクサMUX1は、1対のマルチプレクサMUX91、MUX92を有する。
マルチプレクサMUX91は入力電圧Vin9、基準電圧Vrefにそれぞれ接続された1対のCMOSスイッチT911、T912よりなり、マルチプレクサMUX92は、入力電圧Vin9、基準電圧Vrefにそれぞれ接続された1対のCMOSスイッチT921、T922よりなる。
CMOSスイッチT911、T922には、入力電圧Vin9が接続され、CMOSスイッチT912、T921には、基準電圧Vrefが接続されている。マルチプレクサMUX91、MUX92は、制御信号ct1、ct2により制御され、制御信号ct1がハイレベルとなると、マルチプレクサMUX91の出力Vout91は入力電圧Vin9となり、同時にマルチプレクサMUX92の出力Vout92は基準電圧Vrefとなる。
逆に、制御信号ct2がハイレベルのときは、出力Vout91は基準電圧Vrefとなり、出力Vout92は入力電圧Vin9となる。
なお、他のマルチプレクサMUX2〜MUXnも同様に構成されているので、その説明は省略する。
【0032】
制御信号ct1は、プリ制御信号Pctと、このプリ制御信号PctをバッファB91、B92で遅延させた信号Pct’とをNORゲートG91に入力して生成され、制御信号ct2は、同様の信号をANDゲートG92に入力して生成されている。
制御信号ct1、ct2は、制御信号ct1の立下りから制御信号ct2の立上りまで、および制御信号ct2の立下りから制御信号ct1の立上りまでの期間において、両制御信号ct1、ct2はいずれもローレベルとなり、入力電圧Vin9出力と基準電圧Vref出力の重複が防止されている。
すなわち、乗数が高速で循環切替えされる場合にも、マルチプレクサMUX91、MUX92の出力は安定であり、基準電圧Vrefに対する悪影響はない。
【0033】
図11は、長遅延レジスタLDP−REGによる相関ピーク重複の処理のための、図5に示したマッチドフィルタの拡散符号を格納するためのレジスタの変形例回路を示す。
この回路では、長遅延レジスタLDP−REGに加えて、副長遅延レジスタSUB−LDP−REGが設けられている。
副長遅延レジスタSUB−LDP−REGには、長遅延レジスタLDP−REGと同一の拡散符号が、長遅延レジスタLDP−REGよりも1チップ時間遅延した循環シフト状態で保持されている。
前述の長遅延レジスタLDP−REGの循環シフトの停止に替えて、レジスタ・マルチプレクサRMUXを副長遅延レジスタSUB−LDP−REGに切替え、1チップ時間遅延した拡散符号に切替る。
これは、循環シフトの停止と等価な処理である。その後、長遅延レジスタLDP−REGに切替えれば、その循環シフトの状態は通常の状態に復帰する。
そのため、副長遅延レジスタSUB−LDP−REGには、ゲートGを介してクロックCKが入力され、長遅延レジスタLDP−REGから副長遅延レジスタSUB−LDP−REGへの拡散符号転送後、1チップ時間だけクロックCK入力を停止し得る。これによって循環シフト状態の遅延が行われる。
この回路では、図5の回路のように高速のクロックは不要なので、処理スピードに余裕の無いシステムでは本回路が有利であり、図5の回路は本変形例の回路に対して規模が小さいという利点がある。
【0034】
相関ピークの重複が連続して生じる場合には、1チップ時間ずつ遅延量が増える複数の副長遅延レジスタSUB−LDP−REGを設け、連続回数だけ、より遅延量の多い副長遅延レジスタSUB−LDP−REGを順次選択する。
なお、図5の実施例と同様、現符号レジスタCAL−REGと長遅延レジスタLDP−REGとを交互に使用して、連続重複の処理を行う場合には、副サンプルホールド回路SHAEXは1個で足り、副長遅延レジスタSUB−LDP−REGも1個設ければよい。
【0035】
図12は、さらに他の変形例のレジスタの構成を示す。
この回路においては、入力レジスタINP−REG、現符号レジスタCAL−REG、長遅延レジスタLDP−REGには単一のクロックCKが入力され、現符号レジスタCAL−REG、長遅延レジスタLDP−REGはその最終段が初段に帰還されている。
長遅延レジスタLDP−REG内の各データは、位相・マルチプレクサPMUX1に入力され、現符号レジスタCAL−REGの各データは、位相・マルチプレクサPMUX2に入力されている。
位相・マルチプレクサPMUX1、PMUX2は、現符号レジスタCAL−REG、長遅延レジスタLDP−REGのデータ配列をそのまま、あるいはその直前(1チップ時間前)の循環シフト状態のデータ配列を後段に出力する。
位相・マルチプレクサPMUX1、PMUX2の出力は、レジスタ・マルチプレクサRMUXに入力され、現符号レジスタCAL−REG出力または長遅延レジスタLDP−REG出力を、択一的に制御信号(拡散符号)MUXCNTとして出力する。
【0036】
図13は、この位相・マルチプレクサPMUX1の構成を示したものである。図13において、位相・マルチプレクサPMUX1は、長遅延レジスタLDP−REGの初段(データD1で示す。)と第2段(データD2で示す。)とに対応した2入力1出力のデータ・マルチプレクサDMUX1、第2段と第3段とに対応した2入力1出力のデータ・マルチプレクサDMUX2、...、第(n−1)段と最終段とに対応した2入力1出力のデータ・マルチプレクサDMUXn−1、最終段と初段とに対応したデータ・マルチプレクサDMUXnとを有する。
ピーク重複のない通常の相関演算では、データ・マルチプレクサDMUX1〜DMUXnはD1〜Dnをそれぞれ出力する。そして、ピーク重複タイミングから1チップ時間遅れたタイミングで相関演算を行うときは、データ・マルチプレクサDMUX1〜DMUXnからD2〜DnおよびD1をそれぞれ出力する。
これは、1チップ時間前のD1〜Dnに対応するデータであり、図5の回路で循環シフトを停止したの同様の効果が得られる。
このような構成においては、図5の回路のように、クロックCK1を停止した後の高速クロックCK2は不要であり、回路性能の確保が容易である。
なお、位相・マルチプレクサPMUX2は、位相・マルチプレクサPMUX1と同様に構成されているので説明を省略する。
また、複数チップ時間前のデータ列を再現し得るように多入力1出力のマルチプレクサを用いれば、複数演算レジスタのピーク重複や連続的ピーク重複に対応し得る。
【0037】
なお、本発明は以上の構成に限定されるものではなく、1個または複数のマッチドフィルタに対して現符号レジスタおよび長遅延レジスタを切替可能に接続し、長遅延パスを検出する任意の構成を包含する。
【発明の効果】
本発明に係る信号受信装置は、現在の拡散符号を格納した現符号レジスタと、現在の拡散符号より1シンボル周期遅延した拡散符号を格納した長遅延レジスタとを切替えて使用し、1個のマッチドフィルタで現在および長遅延のピークを受信するので、小型の信号受信装置により長遅延パスに対処し得るという優れた効果を有する。
【図面の簡単な説明】
【図1】本発明に係るマッチドフィルタを示すブロック図である。
【図2】他のマッチドフィルタを示すブロック図である。
【図3】図1のマッチドフィルタの後続の回路を示すブロック図である。
【図4】同マッチドフィルタで長遅延パスが生じない場合の動作を示すタイミングチャートである。
【図5】同マッチドフィルタの拡散符号の格納のためのレジスタを示すブロック図である。
【図6】長遅延パスの処理を含むマッチドフィルタの動作を示すタイミングチャートである。
【図7】図1のサンプルホールド回路を示す回路図である。
【図8】図7のスイッチを示す回路図である。
【図9】図1の加算回路を示す回路図である。
【図10】図1のマルチプレクサを示す回路図である。
【図11】長遅延パス処理における拡散符号格納のための他のレジスタを示すブロック図である。
【図12】長遅延パス処理における拡散符号格納のためのさらに他のレジスタを示すブロック図である。
【図13】図12の回路における位相・マルチプレクサを示すブロック図である。
【符号の説明】
SH1〜SHn、SHEX、SHp1〜SHpS、SHm1〜SHmn...サンプルホールド回路
MUX1〜MUXn、SMUX1〜SMUXn、MUXp1〜MUXpS、MUXt1〜MUXtR、MUX31、MUIX32、CMUX、RMUX...マルチプレクサ
ADD...加算回路
SCALER...スケ−ラ
MF01、MF02、MF11、MF12、MF21,MF22、MF23、MF24...マッチドフィルタ
Pch...止り木チャンネルグループ
Cch...共用グループ
Tch...トラフィックチャンネルグループ
PD...ピーク検出回路
DECp、DECt...デコーダ
ADp1〜ADpS、ADm1〜ADmR...A/D変換回路
MEM31、MEM32...メモリ
PC31、PC32...フェージング補償回路
RCMB31、RCMB32...レーク合成回路
INP−REG...入力レジスタ
CAL−REG...現符号レジスタ
LDP−REG...長遅延レジスタ
SW41、SW42、SW43、SLSW1、SRSW1、SLSW2、SRSW2、RSW...スイッチ
C41、C42、Cp1〜Cpn、Cm1〜CMn、CC7...キャパシタンス
G91、G92...論理ゲート
B91、B92...バッファ
INV4、INV71、INV72...反転増幅回路
I5、I91、I92、I62、I71〜I78、I8...インバータ
T911、T912、T921、T922...CMOSスイッチ
Pct、Pct’...プリ制御信号
ct1、ct2...制御信号
Vref...基準電圧
Vin、Vi4、Vin5、Vo11p〜Vo1np、Vo11m〜Vo1nm、Vin9... 入力電圧
Vout、Sout1、Sout2、Vo4、Vout6...出力電圧。
Claims (7)
- アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたDS−CDMAセルラシステムの信号受信装置であって、
該マッチドフィルタは、
アナログ入力信号を時系列で保持するサンプルホールド回路と、
該サンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路と
を備え、該レジスタは、
現在の拡散符号が格納される現符号レジスタと、
現在の拡散符号よりも1又は複数シンボル周期前までの遅延した拡散符号が格納される長遅延レジスタと、
該現符号レジスタ又は長遅延レジスタを前記マッチドフィルタに択一的に接続し、おのおのに格納された拡散符号を該相関演算回路に供給するレジスタ・マルチプレクサと
を備えていることを特徴とするDS−CDMAセルラシステムの信号受信装置。 - 前記サンプルホールド回路は、保持するサンプル数に対応した複数の入力を備え、所定のサンプリングタイミングで複数の入力を一つずつ切替えながら順次入力信号を取込んでアナログ入力信号を時系列で保持し、前記レジスタは、前記サンプルホールド回路のサンプリングタイミングに同期して、格納された拡散符号を循環シフトすることを特徴とする請求項1記載のDS−CDMAセルラシステムの信号受信装置。
- 前記サンプルホールド回路は、一の入力を備え、所定のサンプリングタイミングで一の入力から順次入力信号を取込んでアナログ入力信号を時系列で保持し、前記レジスタは、前記サンプルホールド回路のサンプリングタイミングに同期して、格納された拡散符号を循環シフトすることを特徴とする請求項1記載のDS−CDMAセルラシステムの信号受信装置。
- アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたDS−CDMAセルラシステムの信号受信装置であって、
該マッチドフィルタは複数備えられ、当該複数のマッチドフィルタは、
前記拡散符号が所定の長さである短符号マッチドフィルタと、
前記拡散符号の符号長が該短符号マッチドフィルタよりも長い長符号マッチドフィルタと
が備えられ、
該長符号マッチドフィルタの相関ピークに基づいて短符号マッチドフィルタの1シンボル周期以上遅延した長遅延パスを検出する
ことを特徴とするDS−CDMAセルラシステムの信号受信装置。 - 前記長符号マッチドフィルタは止り木チャンネルに割当てられ、前記短符号マッチドフィルタはトラフィックチャンネルに割当てられている
ことを特徴とする請求項4記載のDS−CDMAセルラシステムの信号受信装置。 - 前記現符号レジスタおよび前記長遅延レジスタの出力と前記レジスタ・マルチプレクサとの間には、位相・マルチプレクサが設けられ、該位相・マルチプレクサは、現符号レジスタ及び長遅延レジスタの各々の拡散符号を、現在の循環シフト状態またはそれ直前の循環シフト状態に対応したデータ列で、前記レジスタ・マルチプレクサに出力する
ことを特徴とする請求項1記載のDS−CDMAセルラシステムの信号受信装置。 - アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたDS−CDMAセルラシステムの信号受信装置であって、
該マッチドフィルタは、
アナログ入力信号を時系列で保持するサンプルホールド回路と、
該サンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路と
を備え、該レジスタは、
現在の拡散符号が格納される現符号レジスタと、
現在の拡散符号よりも1又は複数シンボル周期前までの遅延した拡散符号が格納される長遅延レジスタと、
該現符号レジスタ又は長遅延レジスタを前記マッチドフィルタに択一的に接続し、おのおのに格納された拡散符号を該相関演算回路に供給するレジスタ・マルチプレクサとを備え、かつ該レジスタ・マルチプレクサは、
前記現符号レジスタの拡散符号と長遅延レジスタの拡散符号との両者により同時に相関ピークが生じるピーク重複のタイミングでは、現符号レジスタの拡散符号と入力信号との相関演算を行い、この時の長遅延レジスタの拡散符号とマッチドフィルタとの対応関係が保持されるように、1チップ時間後のタイミングで長遅延レジスタの拡散符号と入力信号との相関演算を行い、その後、現符号レジスタの拡散符号と入力信号との相関演算が行い得るように復帰させる
ことを特徴とするDS−CDMAセルラシステムの信号受信装置。
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