JPH11234173A - Ｄｓ−ｃｄｍａセルラシステムの信号受信装置 - Google Patents

Abstract

(57)【要約】 【目的】 小型の信号受信装置によりソフトハンドオフ
に対処する。 【構成】 複数の演算レジスタをレジスタ・マルチプレ
クサによって択一的に、対応するマッチドフィルタに接
続し、１個のマッチドフィルタで間欠的にマルチコード
の信号を受信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号を時系列で保
持する複数のサンプルホールド回路と、これらサンプル
ホールド回路に保持された入力信号と拡散符号との相関
を算出する複数のマッチドフィルタと、各マッチドフィ
ルタに対応して設けられ、前記拡散符号を格納しかつそ
の拡散符号を前記マッチドフィルタに供給する演算レジ
スタと、を備えたＤＳ−ＣＤＭＡセルラシステムの信号
受信装置に関する。

【０００２】この種ＣＤＭＡセルラ方式は、基地局およ
び移動局の識別が可能であり、セル間にまたがった時間
管理が不要なため、セル間非同期システムを実現する上
で重要である。ここにセル間非同期システムは、ＧＰＳ
などの時間同期システムに依存することがなく、基地局
システムが安価になる。さらに時間同期システムは基地
局を信号の到達時間差で識別するため、基地局個別のロ
ングコードは設定されておらず、基地局の誤認に基づく
問題が生じる可能性がある。また移動局の信号受信装置
は、実用システム実現のために、ロングコードとショー
トコードの合成コードの逆拡散の他に、マルチパスに対
するフェージング補償、レーク合成の処理のみならず、
初期セルサーチや周辺セルサーチのために複数の基地局
の識別、評価を行うとともに、拡散率を可変として伝送
速度を可変とし、通信速度の向上のためのマルチコード
伝送にも対応する。

【０００３】

【従来の技術】このようなＣＤＭＡセルラ方式は信号受
信装置が複雑かつ大規模なものになる可能性があり、移
動局の特性として好ましいことではない。とくにマルチ
コードの処理のために、複数の拡散符号による信号受信
を行うためには、トラフィックチャンネルでは複数のマ
ッチドフィルタが必要であり、回路規模は一層拡大す
る。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景のもとに創案されたもので、マルチコードに対処し得
る小型の信号受信装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係る信号受信装
置は、１個または複数のマッチドフィルタに複数の演算
レジスタを設け、これら複数の演算レジスタをレジスタ
・マルチプレクサによって択一的に、対応するマッチド
フィルタに接続し、１個のマッチドフィルタで間欠的に
複数の拡散符号による逆拡散処理を行うものである。

【０００６】

【発明の実施の形態】次に本発明に係るＤＳ−ＣＤＭＡ
セルラシステムの信号受信装置の１実施例を図面に基づ
いて説明する。

【０００７】

【実施例】図１において信号受信装置における１個のマ
ッチドフィルタは、アナログ入力信号Ｖｉｎが接続され
た複数のサンプルホールド回路ＳＨ１〜ＳＨｎを有し、
これらサンプルホールド回路においてＶｉｎを保持す
る。これらサンプルホールド回路はシステムクロックに
呼応して動作し、順次Ｖｉｎのサンプルホールドを行
う。このようにサンプルホールド回路間でのデータ転送
を行わない構成とすることにより、データの転送誤差を
解消し得る。

【０００８】サンプルホールド回路ＳＨ１〜ＳＨｎの出
力は対応するマルチプレクサＭＵＸ１〜ＭＵＸｎに入力
され、各マルチプレクサは拡散符号（１ビットの符号
列）に呼応してサンプルホールド回路出力を２系統に振
り分ける。マルチプレクサの各系統の出力信号は加算回
路ＡＤＤに入力され、加算回路は拡散符号の「１」、
「０」にそれぞれ対応した「ｐ」、「ｍ」の処理系を有
する。さらに加算回路ＡＤＤの出力はスケーラ（符号
「ＳＣＡＬＥＲ」で示す）に入力され、適宜スケーリン
グが行われた出力信号Ｖｏｕｔが生成される。

【０００９】前記サンプルホールド回路はＶｉｎに対し
て並列に接続されて順次Ｖｉｎを取込むようになってお
り、フィルタ演算は、サンプリングタイミングに同期し
て拡散符号を循環シフトさせることにより実行される。
このときマルチプレクサＭＵＸ１〜ＭＵＸｎは高速で切
替え制御される。

【００１０】図６はマッチドフィルタ以降の回路構成を
示す。図６では理解を容易にするため、マッチドフィル
タの個数は８個に限定してあり、２個のマッチドフィル
タＭＦ０１、ＭＦ０２を止り木チャンネルグループＰｃ
ｈに割当て、４個のマッチドフィルタＭＦ２１〜ＭＦ２
４をトラフィックチャンネルグループＴｃｈに割り当
て、２個のマッチドフィルタＭＦ１１、ＭＦ１２を共用
グループＣｃｈに割当てている。

【００１１】グループＰｃｈおよびＣｃｈの４個のマッ
チドフィルタ出力は４入力１出力のマルチプレクサＭＵ
Ｘｐ１〜ＭＵＸｐＳにそれぞれ入力され、各マルチプレ
クサはＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２の出力
を択一的に出力する。各マルチプレクサＭＵＸｐ１〜Ｍ
ＵＸｐＳの出力にはマルチパス信号・サンプルホールド
回路ＳＨｐ１〜ＳＨｐＳがそれぞれ接続され、各サンプ
ルホールド回路はＰｃｈ、Ｃｃｈで生じたピークを１個
ずつ保持する。

【００１２】グループＴｃｈおよびＣｃｈの６個のマッ
チドフィルタ出力は６入力１出力のマルチプレクサＭＵ
Ｘｔ１〜ＭＵＸｔＲにそれぞれ入力され、各マルチプレ
クサはＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４、ＭＦ
１１、ＭＦ１２の出力を択一的に出力する。各マルチプ
レクサＭＵＸｔ１〜ＭＵＸｔＲの出力にはマルチパス信
号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲがそれぞ
れ接続され、各サンプルホールド回路はＴｃｈ、Ｃｃｈ
で生じたピークを１個ずつ保持する。止り木チャンネル
で用いられるＣｃｈおよびＰｃｈのマッチドフィルタ出
力はピーク検出回路ＰＤｐに入力され、ＰＤｐは上記マ
ッチドフィルタの出力における相関ピークを検出、平均
し、その平均電力をソーティングして抽出すべきピーク
を選択し、選択されたピークの位相を登録する。トラフ
ィックチャンネルで用いられるＣｃｈおよびＴｃｈのマ
ッチドフィルタ出力はピーク検出回路ＰＤｔに入力さ
れ、ＰＤｔはＰＤｐと同様に、相関ピーク検出、平均、
平均電力ソーティングを行い、抽出すべきピークを選択
してその位相を登録する。ＰＤｐ、ＰＤｔはサンプルホ
ールド回路ＳＨｐ１〜ＳＨｐＳ、ＳＨｔ１〜ＳＨｔＲに
対するコントロール信号をそれぞれ出力し、このコント
ロール信号はデコーダＤＥＣｐ、ＤＥＣｔによりデコー
ドされる。このコントロール信号により各サンプルホー
ルド回路へのサンプリング信号が生成される。これによ
って、前記マッチドフィルタの全部または一部について
ピーク検出、選択が行われる。

【００１３】共通グループＣｃｈは止り木チャンネル
側、トラフィックチャンネル側のいずれにも適用でき、
従ってトラフィックチャンネルは４〜６チャンネルの範
囲で可変であり、止り木チャンネルは２〜４チャンネル
の範囲で可変である。このように共通グループを設けて
チャンネル数を可変としたので、通信形態の自由度を高
めることができる。

【００１４】各サンプルホールド回路ＳＨｐ１〜ＳＨｐ
Ｓ、ＳＨｔ１〜ＳＨｔＲの出力には、Ａ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲにそれぞれ接続
され、これらＡ／Ｄ変換回路によりデジタル信号に変換
される。Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳの出力はマ
ルチパス信号・マルチプレクサＭＵＸ３１に入力され、
Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲの出力はマルチパス
信号・マルチプレクサＭＵＸ３２に入力されている。こ
れらマルチプレクサＭＵＸ３１、ＭＵＸ３２はサンプル
ホールド回路のデータを択一的に出力し、以後のフェー
ジング補償およびレーク合成を時分割で実行させる。こ
の時分割処理により、フェージング補償およびレーク合
成のための回路は小規模となる。なおＡ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳに替えて１個のＡ／Ｄ変換回路を設
け、これを時分割で使用して、全てのサンプルホールド
回路ＳＨｐ１〜ＳＨｐＳの信号のデジタル化を行うこと
も可能であり、Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲにつ
いても同様である。

【００１５】ＭＵＸ３１は止り木チャンネルのＡ／Ｄ変
換回路の変換出力について、相関出力を順次メモリＭＥ
Ｍ３１に格納し、それらのＩ相、Ｑ相の信号はフェージ
ング補償回路ＰＣ３１によってフェージング補償され
る。フェージング補償された信号はレーク合成回路ＲＣ
ＭＢ３１に入力され、レーク合成出力Ｓｏｕｔ１が生成
される。ＭＵＸ３２はトラフィックチャンネルのピーク
電力が生じた位相について、相関出力を順次メモリＭＥ
Ｍ３２に格納し、それらのＩ相、Ｑ相の信号はフェージ
ング補償回路ＰＣ３２によってフェージング補償され
る。フェージング補償された信号はレーク合成回路ＲＣ
ＭＢ３２に入力され、レーク合成出力Ｓｏｕｔ２が生成
される。

【００１６】図４は図６の回路の動作を説明するための
タイミングチャートであり、止り木チャンネルにおいて
１個の拡散符号ＰＮＰで制御信号を受信するための逆拡
散処理を行い、トラフィックチャンネルにおいて２個の
拡散符号ＰＮＴ１、ＰＮＴ２を用いたマルチコード処理
を示す。止り木チャンネルではマッチドフィルタＭＦ０
１によるパスサーチおよび受信を行い、トラフィックチ
ャンネルではマッチドフィルタＭＦ２１によるパスサー
チおよび受信が行われる。止り木チャンネルとトラフィ
ックチャンネルは拡散率が同一であればパスパターンも
同一となり、図４のようなパスパターンが生じる。図４
のＰｅａｋ０１は止り木チャンネルのパスパターンを示
し、Ｐｅａｋ２１はトラフィックチャンネルのパスパタ
ーンを示す。この場合止り木チャンネルによる受信結果
に基づいてトラフィックチャンネルのパスパターンを確
定し得る。従ってトラフィックチャンネルではパスサー
チを行う必要はない。あるシンボル周期において、ＭＦ
２１のＰＮＴ１による処理で３個のマルチパス信号（Ｐ
ｅａｋ２１の実線のピークで示す。）が生じたとき、こ
れらピークと重複してＰＮＴ２によるマルチパス信号
（Ｐｅａｋ２１の破線のピークで示す。）が生じてい
る。ＰＮＴ２のマルチパス信号はタイミングを遅延させ
て生成され、合計６個の相関ピークが生成されている。
これら相関ピークはサンプルホールド回路ＳＨｔ１〜Ｓ
ＨｔＲのうちの６個を用いてサンプルホールド（Ｓ／Ｈ
で示す。）され、さらにメモリＭＥＭ０１に格納され
る。その後格納データに対するフェージング補償、さら
にレーク合成が行なわれる。なお止り木チャンネルのＭ
Ｆ０１による処理は同様であるので説明を省略する。

【００１７】図２において、マッチドフィルタに対する
拡散符号供給は２系統の演算レジスタＣＡＬ−ＲＥＧ
１、ＣＡＬ−ＲＥＧ２によって行われ、これらレジスタ
には入力レジスタＩＮＰ−ＲＥＧ１、ＩＮＰ−ＲＥＧ２
がそれぞれ接続されている。これら入力レジスタには別
個の拡散符号Ｐａ、Ｐｂがそれぞれ入力され、これら拡
散符号は入力レジスタから演算レジスタに転送される。
ＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２はその最終段が初
段に帰還されて、ＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２
内の各データは位相・マルチプレクサＰＭＵＸ１、ＰＭ
ＵＸ２にそれぞれ入力されている。位相・マルチプレク
サはＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２のデータ配列
をそのまま、あるいはその直前（１チップ時間前）の循
環シフト状態のデータ配列を後段に出力する。ＰＭＵＸ
１、ＰＭＵＸ２の出力はレジスタ・マルチプレクサＲＭ
ＵＸに入力され、ＣＡＬ−ＲＥＧ１またはＣＡＬ−ＲＥ
Ｇ２の出力を択一的にＭＵＸＣＮＴとして出力する。

【００１８】図３において、位相・マルチプレクサＰＭ
ＵＸ１はレジスタＣＡＬ−ＲＥＧ１の初段（データＤ１
で示す。）と第２段（データＤ２で示す。）に対応した
２入力１出力のデータ・マルチプレクサＤＭＵＸ１、第
２段と第３段に対応したデータ・マルチプレクサＤＭＵ
Ｘ２、．．．、第（ｎ−１）段から最終段に対応したデ
ータ・マルチプレクサＤＭＵＸｎ−１、最終段と初段に
対応したデータ・マルチプレクサＤＭＵＸｎとを有し、
ピーク重複のない通常のシングルコードによる相関演算
では、ＤＭＵＸ１〜ＤＭＵＸｎはＤ１〜Ｄｎをそれぞれ
出力する。そして２コードの場合、ピーク重複タイミン
グから１チップ時間遅れたタイミングで、第２番目のコ
ードによる相関演算を行うときは、ＤＭＵＸ１〜ＤＭＵ
ＸｎからＤ２〜ＤｎおよびＤ１をそれぞれ出力する。こ
れは１チップ時間前のＤ１〜Ｄｎに対応するデータであ
る。なおＰＭＵＸ２はＰＭＵＸ１と同様に構成されてい
るので説明を省略する。また２コード以上の場合、複数
チップ時間前のデータ列を再現し得るように多入力１出
力のマルチプレクサを用いれば、複数演算レジスタ（マ
ルチコード）のピーク重複や連続的ピーク重複に対応し
得る。

【００１９】一方サンプルホールド回路においては、図
１に示すように、追加のサンプルホールド回路ＳＨＥＸ
が設けられ、ＶｉｎはＳＨＥＸにも接続されている。Ｓ
ＨＥＸの出力はマルチプレクサＭＵＸＥＸに入力され、
その出力は加算回路ＡＤＤに入力されている。相関ピー
クが、例えばＳＨ１がＶｉｎをサンプリングした直後に
生じるとすれば、そのときのＳＨ２のデータをＳＨＥＸ
にも格納しておく。このデータの取込みはＳＨ２のデー
タ取込みと同時に行われる。ＳＨ１の新たなデータとＣ
ＡＬ−ＲＥＧ１の拡散符号による相関演算が終了する
と、次は同一データとＣＡＬ−ＲＥＧ２の拡散符号によ
る演算が行われる。しかしＳＨ２のための新たなデータ
の取込みは行なわれるので、ＳＨ２の旧データをＳＨＥ
Ｘに保存しておいて、この旧データを含むデータ列によ
る演算を行う。

【００２０】副サンプルホールド回路への信号入力は、
ピーク重複のタイミングにおいて行うことも可能であ
り、第２番目以降のコードによる相関演算が終るまで、
ＳＨ１〜ＳＨｎに格納されたデータを更新せず、新たな
データを１個または複数の副サンプルホールド回路に保
持しておく。同時にＳＨ１〜ＳＨｎに対するＭＵＸ１〜
ＭＵＸｎの新たな入力データに対する制御信号をＭＵＸ
ＥＸのような副マルチプレクサを制御し、演算を行う。

【００２１】なお副サンプルホールド回路を複数設けて
おけば、複数回連続の相関ピーク重複に対処でき、正確
な演算を行うことができる。この重複回数をｄ回とすれ
ば、｛１シンボル周期−１チップ時間｝、｛１シンボル
周期−２チップ時間｝、．．．、｛１シンボル周期−
（ｄ−１）時間｝前のデータを順次保持し、これらを順
次使用して第２の拡散符号による相関ピークを出力す
る。

【００２２】マッチドフィルタの構成としては図５の構
成も採用でき、サンプルホールド回路ＳＨＡ１〜ＳＨＡ
ｎを直列接続し、初段のＳＨＡ１に入力されたアナログ
入力信号Ｖｉｎを順次後段に転送する。ＳＨＡ１〜ＳＨ
Ａｎの出力はマルチプレクサＳＭＵＸ１〜ＳＭＵＸｎを
介して図１と同様のマルチプレクサＭＵＸ１〜ＭＵＸｎ
に接続され、これらマルチプレクサの出力は加算回路Ａ
ＤＤで加算され、スケーラＳＣＡＬＥＲによりスケーリ
ングされている。サンプルホールド回路ＳＨＡｎの後段
には副サンプルホールド回路ＳＨＡＥＸが接続され、Ｓ
ＨＡｎの出力はＳＨＡＥＸに入力されている。マルチプ
レクサＳＭＵＸ１〜ＳＭＵＸｎは２入力１出力であり、
前記ＳＨＡ１〜ＳＨＡｎの他にＳＨＡ２〜ＳＨＡＥＸが
それぞれ入力されている。すなわちＳＭＵＸ１はＳＨＡ
１またはＳＨＡ２の出力を択一的に出力し、ｋ番目のマ
ルチプレクサＳＭＵＸｋはＳＨＡｋまたはＳＨＡｋ＋１
の出力を出力する。

【００２３】このようなマッチドフィルタにおいてＣＡ
Ｌ−ＲＥＧ１の相関ピークとＣＡＬ−ＲＥＧ２の相関ピ
ークに対して、ＳＨＡ１〜ＳＨＡｎをＭＵＸ１〜ＭＵＸ
ｎに対応させる接続によりＣＡＬ−ＲＥＧ１の相関ピー
クを算出し、次にＳＨＡ２〜ＳＨＡＥＸをＭＵＸ１〜Ｍ
ＵＸｎに対応させる接続によりＣＡＬ−ＲＥＧ２の相関
ピークを算出する。その後ＳＭＵＸ１〜ＳＭＵＸｎの接
続を元に戻す。

【００２４】図１０は他の実施例を示し、トラフィック
チャンネルの１個のマッチドフィルタＭＦ２１のみによ
って拡散符号ＰＮｔ１およびＰＮｔ２によるマルチコー
ド処理を行っている。前述のように、マッチドフィルタ
の出力はメモリに格納される等、所定時間保持された後
に情報信号として使用されるため、マッチドフィルタ出
力から電力を計算し、これに基づいてパスサーチを行い
得る。またパスパターンの変化に対する追随も可能であ
る。相関ピークがサンプルホールド回路ＳＨｔ１〜ＳＨ
ｔＲのいずれかによって保持され、メモリＭＥＭ２１に
格納され、さらに位相補償、レーク合成が行なわれるこ
とは図４の実施例と同様である。

【００２５】図７〜図９は図１０の処理の詳細を示すフ
ローチャートであり、パス選択（ステップＳ７１）の結
果パスパターンが判明したとき、受信のスケジュールを
決定し（ステップＳ７２）、このスケジュールに基づい
て信号を受信する（スッテプＳ７３）。スケジュール決
定に際しては副サンプルホールド回路の個数ＳＳＨ、拡
散符号数ＣＮ、１シンボル周期の時間Ｓｙｍｂｏｌに基
づいた判断を行い、全体ピーク数Ｐｍａｘ、各ピークの
間隔Ｄｊ、Ｄｊ＜（ＣＮ−１）のピークを１グループと
した各グループのピーク数ＰＧＮ（ＰＧ）を求める。

【００２６】図８において、スケジュール決定のステッ
プＳ７２では、タイミング番号ｉ、各グループ内の繰返
し回数のループカウンタｊ、グループ番号ＰＧ、全体ピ
ーク数Ｐｍａｘを初期化し（ステップＳ８０１）、１個
の拡散符号ＰＮＳ１によってタイミングｉの相関演算を
行う（スッテプＳ８０２）。この相関演算の結果をＣＲ
（ｉ）とすると、ＣＲ（ｉ）が所定の閾値θ以上のと
き、このタイミングで相関ピークが生じていると判断す
る（ステップＳ８０４）。この相関ピークが最初の相関
ピークであったときは（ステップＳ８０６）、Ｐｍａｘ
をインクリメントし（ステップＳ８０５）かつタイミン
グｉをインクリメントする（Ｓ８０３）。

【００２７】２番目以降の相関ピークについては、今回
の相関ピークとその前の相関ピークの間隔Ｄｊを評価し
（ステップＳ８０７）、Ｄｊが（ＣＮ−１）以上である
ときは、シンボル周期の最後に至っていなければ（ステ
ップＳ８１０）、今回のピークと前回のピークを別個の
グループとする（Ｓ８１１）。一方Ｄｊが（ＣＮ−１）
よりも小さいときには、副サンプルホールド回路個数が
これら相前後するピークを１つのグループとして処理し
得る個数か否か判断し（ステップＳ８０８）、可能のと
きには同一グループ内のカウンタｊをインクリメント
し、かつ同一グループ内ピーク個数ＰＮＧ（ＰＧ）をイ
ンクリメントする。また副サンプルホールド回路の個数
が不充分のときは、直ちにタイミングをインクリメント
して（ステップＳ８０３）、次の相関演算を行う（ステ
ップ８０２）。後述するように同一グループの相関ピー
クについては受信信号を副サンプルホールド回路に保持
し、同一信号状態に対する異なる拡散符号による相関ピ
ーク生成を行う。

【００２８】ステップＳ８０８においては式（３）の評
価を行い、サンプルホールド回路個数ＳＳＨが大きい範
囲で検出された相関ピークを処理し、式（３）の右辺が
ＳＳＨ以下となるＴＰのピーク数だけそれらピークの処
理を行う。ＳＳＨ以上となるピークについては処理を省
略する。

【数３】

【００２９】図９において、信号受信のステップ（ステ
ップＳ７３）では、最初にグループ番号ＰＧ、処理ピー
ク数ＴＰを初期化し（ステップＳ９１）、さらに各グル
ープのループカウンタｊ、拡散符号番号ｋ、遅延時間ｄ
を初期化し（ステップＳ９２）、遅延ｄでＰＮＳｋによ
る相関演算を行う（ステップＳ９３）。この処理はｊが
ＰＧＮ（ＰＧ）に達するまで繰返される（ステップＳ９
４）。ｊがＰＧＮ（ＰＧ）より小であるときは、ｄ、ｊ
およびｋをインクリメントして相関演算を繰返す。ｊ＝
ＰＧＮ（ＰＧ）となったときには処理ピーク数ＴＰをＰ
ＧＮ（ＰＧ）だけインクリメントし（ステップＳ９
６）、ＴＰがＰｍａｘに達していなければ（ステップＳ
９７）、次のグループの処理に移る（ステップＳ９８、
ステップＳ９２）。

【００３０】図１１において、前記サンプルホールド回
路ＳＨ１は入力信号Ｖｉ４（図１のＶｉｎに対応）が接
続されたスイッチＳＷ４３と、このスイッチＳＷ４３に
接続された入力キャパシタンスＣ４２、この入力キャパ
シタンスに接続された反転増幅回路ＩＮＶ４、この反転
増幅回路の出力を入力に接続する帰還キャパシタンスＣ
４１を有し、ＳＷ４３が閉成状態から開放状態に移行し
たときにＶｉｎを保持する。ＩＮＶ４にはＣ４１と並列
にその入出力に接続されたリフレッシュスイッチＳＷ４
２が接続され、Ｃ４２の入力には基準電圧Ｖｒｅｆを接
続するリフレッシュスイッチＳＷ４４が接続されてい
る。基準電圧はＩＮＶ４の閾値電圧と等しく、ＩＮＶ４
の入力は常にＶｒｅｆであるため、ＳＷ４４閉成時には
Ｃ４２の両端が同電位となってその電荷が解消される。
ＳＷ４２を閉成したときはＣ４１の両端が短絡されるた
め、Ｃ４２の電荷が解消される。さらにＩＮＶ４の入力
にはグランドに接続されたスイッチＳＷ４１が接続さ
れ、ＳＷ４１を閉成するとＩＮＶ４の入力はグランドに
接続され、ＩＮＶ４を構成するＣＭＯＳが飽和領域に移
行し、電力消費が停止する。なお他のサンプルホールド
回路は同様に構成されているので説明を省略する。なお
図５に示すＳＨＡ１は図１１の２個のスイッチを介して
直列接続する構成であり、ここでは説明を省略する。

【００３１】図１２において、前記スイッチＳＷ４３は
入力信号Ｖｉｎ５に対してｐＭＯＳ、ｎＭＯＳを並列接
続してなるトランジスタ回路Ｔ５と、このトランジスタ
回路の出力に接続され、ｐＭＯＳ、ｎＭＯＳを並列接続
しかつその入出力を短絡させたダミートランジスタ回路
ＤＴ５とよりなり、Ｔ５およびＤＴ５のゲートにはＣＬ
Ｋ０およびその反転が制御信号として入力されている。
制御信号は、インバータＩ５によって、Ｔ５のｐＭＯＳ
とｎＭＯＳについて相互に反転され、ＤＴ５のｎＭＯＳ
とｐＭＯＳについて相互に反転されている。なおその他
のスイッチは同様に構成されているので説明を省略す
る。なお図５のｍ１〜ｍｎはいずれか１つの拡散符号で
あり、図１のように循環されることなくＭＵＸ１〜ＭＵ
Ｘｎに供給される。

【００３２】図１３は加算回路ＡＤＤを示し、マルチプ
レクサＭＵＸ１〜ＭＵＸｎの第１経路出力Ｖｏ１１ｐ〜
Ｖｏ１ｎｐおよび第２経路出力Ｖｏ１１ｍ〜Ｖｏ１ｎｍ
がそれぞれ接続されたキャパシタンスＣｐ１〜Ｃｐｎ、
Ｃｍ１〜Ｃｍｎが設けられている。Ｃｐ１〜Ｃｐｎは出
力が統合されて容量結合が構成され、かつその出力は反
転増幅回路ＩＮＶ７１に入力されている。ＩＮＶ７１の
出力は帰還キャパシタンスＣＦ７１を介してその入力に
接続されている。Ｃｍ１〜Ｃｍｎは出力が統合されて容
量結合が構成され、かつその出力は反転増幅回路ＩＮＶ
７２に入力されている。ＩＮＶ７２の出力は帰還キャパ
シタンスＣＦ７２を介してその入力に接続されている。
さらにＩＮＶ７１の出力は中間キャパシタンスＣＣ７を
介してＩＮＶ７２に入力され、これによって加減算が可
能とされている。ここで、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜Ｃ
ｍｎ、ＣＣ７、ＣＦ７１、ＣＦ７２の容量比を式（４）
のとおりとすると、出力電圧Ｖｏｕｔ６は式（５）のよ
うに表現される。

【数４】

【００３３】図１４において、マルチプレクサＭＵＸ１
は１対のマルチプレクサＭＵＸ９１、ＭＵＸ９２よりな
り、ＭＵＸ９１は入力電圧Ｖｉｎ９、基準電圧Ｖｒｅｆ
にそれぞれ接続された１対のＣＭＯＳスイッチＴ９１
１、Ｔ９１２よりなる。一方ＭＵＸ９２は入力電圧Ｖｉ
ｎ９、基準電圧Ｖｒｅｆにそれぞれ接続された１対のＣ
ＭＯＳスイッチＴ９２１、Ｔ９２２よりなる。Ｔ９１
１、Ｔ９２２にはＶｉｎ９が接続され、Ｔ９１２、Ｔ９
２１にはＶｒｅｆが接続されている。ＭＵＸ９１、ＭＵ
Ｘ９２は制御信号Ｐｃｔにより制御され、Ｐｃｔがハイ
レベルとなると、ＭＵＸ９１の出力ｐはＶｉｎ９とな
り、同時にＭＵＸ９２の出力Ｖｏｕｔ９２はＶｒｅｆと
なる。逆にＰｃｔがローレベルのときはＶｏｕｔ９１＝
Ｖｒｅｆ、Ｖｏｕｔ９２＝Ｖｉｎ９となる。なお他のマ
ルチプレクサＭＵＸ２〜ＭＵＸｎは同様に構成されてい
るので説明を省略する。

【００３４】なお以上の実施例では入力信号はアナログ
信号であったが、デジタル信号を入力信号とし、処理回
路をデジタル回路とし得ることはいうまでもない。

【００３５】

【発明の効果】本発明に係る信号受信装置は、１個また
は複数のマッチドフィルタに複数の演算レジスタを設
け、これら複数の演算レジスタをレジスタ・マルチプレ
クサによって択一的に、対応するマッチドフィルタに接
続し、１個のマッチドフィルタで間欠的に複数拡散符号
の処理を行い、これによって、信号受信装置を小型化し
得るという優れた効果を有する。

【図面の簡単な説明】

【図１】 本発明に係るマッチドフィルタを示すブロッ
ク図でる。

【図２】 同マッチドフィルタの拡散符号の格納のため
のレジスタを示すブロック図である。

【図３】 同マッチドフィルタのレジスタ・マルチプレ
クサを示すブロック図である。

【図４】 マッチドフィルタの動作を示すタイミングチ
ャートである。

【図５】 他のマッチドフィルタを示すブロック図であ
る。

【図６】 マッチドフィルタの後続の回路を示すブロッ
ク図である。

【図７】 図４の実施例の詳細を示すフローチャートで
ある。

【図８】 図７のスケジュール決定のステップの詳細を
示すフローチャートである。

【図９】 図７の受信の処理の詳細を示すフローチャー
トである。

【図１０】 他の実施例を示すタイミングチャートであ
る。

【図１１】 図１におけるサンプルホールド回路を示す
回路図である。

【図１２】 図１１におけるスイッチを示す回路であ
る。

【図１３】 図１の加算回路を示す回路図である。

【図１４】 図１のマルチプレクサを示す回路図であ
る。

【符号の説明】

ＳＨ１〜ＳＨｎ、ＳＨＥＸ、ＳＨＡ１〜ＳＨＡｎ、ＳＨ
ｐ１〜ＳＨｐＳ、ＳＨｔ１〜ＳＨｔＲ．．．サンプルホ
ールド部 ＭＵＸ１〜ＭＵＸｎ、ＳＭＵＸ１〜ＳＭＵＸｎ、ＭＵＸ
ｐ１〜ＭＵＸｐＳ、ＭＵＸｔ１〜ＭＵＸｔＲ、ＭＵＸ３
１、ＭＵＩＸ３２、ＣＭＵＸ、ＲＭＵＸ．．．マルチプ
レクサ ＳＥＬ．．．セレクタ ＡＤＤ．．．加算回路 ＳＣＡＬＥＲ．．．スケ−ラ ＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１，
ＭＦ２２、ＭＦ２３、ＭＦ２４．．．マッチドフィルタ Ｐｃｈ．．．止り木チャンネルグループ Ｃｃｈ．．．共用グループ Ｔｃｈ．．．トラフィックチャンネルグループ ＰＤｐ、ＰＤｔ．．．ピーク検出回路 ＤＥＣｐ、ＤＥＣｔ．．．デコーダ ＡＤｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲ．．．Ａ／Ｄ
コンバータ ＭＥＭ３１、ＭＥＭ３２．．．メモリ ＰＣ３１、ＰＣ３２．．．フェージング補償回路 ＲＣＭＢ３１、ＲＣＭＢ３２．．．レーク合成回路 ＩＮＰ−ＲＥＧ．．．入力レジスタ ＣＡＬ−ＲＥＧ１、ＣＡＬ−ＲＥＧ２．．．演算レジス
タ ＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＬＳＷ１、ＳＲＳＷ
１、ＳＬＳＷ２、ＳＲＳＷ２、ＲＳＷ．．．スイッチ Ｃ４１、Ｃ４２、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜ＣＭｎ、Ｃ
Ｃ７．．．キャパシタンス Ｂ９１、Ｂ９２．．．バッファ ＩＮＶ４、ＩＮＶ７１、ＩＮＶ７２．．．反転増幅回路 Ｉ５、Ｉ９１、Ｉ９２、Ｉ６２、Ｉ７１〜Ｉ７８、Ｉ
８．．．インバータ Ｔ９１１、Ｔ９１２、Ｔ９２１、Ｔ９２２．．．ＣＭＯ
Ｓスイッチ Ｐｃｔ．．．制御信号 Ｖｒｅｆ．．．基準電圧 Ｖｉｎ、Ｖｉ４、Ｖｉｎ５、Ｖｏ１１ｐ〜Ｖｏ１ｎｐ、
Ｖｏ１１ｍ〜Ｖｏ１ｎｍ、Ｖｉｎ９．．． 入力電圧 Ｖｏｕｔ、Ｓｏｕｔ１、Ｓｏｕｔ２、Ｖｏ４、Ｖｏｕｔ
６、ｐ、ｍ．．．出力電圧。 1 整理番号＝ＹＺ１９９７０７５Ａ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力信号を時系列で保持する複数のサン
   プルホールド回路と；これらサンプルホールド回路に保
   持された入力信号と拡散符号との相関を算出する複数の
   マッチドフィルタと；各マッチドフィルタに対応して設
   けられ、前記拡散符号を格納しかつその拡散符号を前記
   マッチドフィルタに供給する演算レジスタと；を有する
   マッチドフィルタを複数備え、各移動局に割り当てた複
   数の拡散符号により拡散された複数ビットの信号を多重
   化して送信する、マルチコード伝送方式のＤＳ−ＣＤＭ
   Ａセルラシステムの信号受信装置において、１個または
   複数のマッチドフィルタには複数の拡散符号に対応する
   複数の演算レジスタが設けられ、これら複数の演算レジ
   スタはレジスタ・マルチプレクサによって択一的に、対
   応するマッチドフィルタに接続され；前記サンプルホー
   ルド回路で保持すべき受信信号を一時的に保持する複数
   の副サンプルホールド回路が設けられ；相関ピークが生
   じるタイミングでの受信信号について前記複数の演算レ
   ジスタを順次使用して相関演算を実行し、その間新たに
   受信した信号を前記副サンプルホールド回路に保持し、
   これによって１個のマッチドフィルタで複数の拡散符号
   による逆拡散処理を行うことを特徴とするＤＳ−ＣＤＭ
   Ａセルラシステムの信号受信装置。
2. 【請求項２】 サンプルホールド回路は入力信号に並列
   に接続され順次入力信号を取込むように制御され、演算
   レジスタはサンプルホールド回路のサンプリングタイミ
   ングに同期して循環シフトすることを特徴とする請求項
   １記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装
   置。
3. 【請求項３】 サンプルホールド回路は入力信号に接続
   された初段サンプルホールド回路から最終段サンプルホ
   ールド回路までを直列に接続してなり、入力信号はこれ
   らサンプルホールド回路を最終段に向かって転送される
   ことを特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラ
   システムの信号受信装置。
4. 【請求項４】 入力信号を時系列で保持する複数のサン
   プルホールド回路と；これらサンプルホールド回路に保
   持された入力信号と拡散符号との相関を算出する複数の
   マッチドフィルタと；各マッチドフィルタに対応して設
   けられ、前記拡散符号を格納しかつその拡散符号を前記
   マッチドフィルタに供給する演算レジスタと；を有する
   マッチドフィルタを複数備え、各移動局に割り当てた複
   数の拡散符号により拡散された複数ビットの信号を多重
   化して送信する、マルチコード伝送方式のＤＳ−ＣＤＭ
   Ａセルラシステムの信号受信装置において、１個または
   複数のマッチドフィルタには複数の拡散符号に対応する
   複数の演算レジスタが設けられ、これら複数の演算レジ
   スタはレジスタ・マルチプレクサによって択一的に、対
   応するマッチドフィルタに接続され；前記サンプルホー
   ルド回路で保持すべき受信信号を一時的に保持する複数
   の副サンプルホールド回路が設けられ；相関ピークが生
   じるタイミングでの受信信号について前記複数の演算レ
   ジスタを順次使用して相関演算を実行し、その間新たに
   受信した信号が入力されるサンプルホールド回路の信号
   を副サンプルホールド回路にも保持しておいて、相関演
   算実行時に相関ピーク時の受信信号が生じないように
   し、これによって１個のマッチドフィルタで複数の拡散
   符号による逆拡散処理を行うことを特徴とする請求項２
   記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
5. 【請求項５】 サンプルホールド回路に格納された入力
   信号と演算レジスタ内の拡散符号との対応関係を一定に
   保つように、入力信号の転送に同期して演算レジスタと
   サンプルホールド回路との接続関係を制御し得るセレク
   タをさらに備え,相関ピークが生じるタイミングでは、
   これら演算レジスタによる相関演算を順次行い、これに
   ともなって、シフトされた入力信号に追随するようにセ
   レクタを切り替え、その後、セレクタを元の状態に復帰
   させることを特徴とする請求項３記載のＤＳ−ＣＤＭＡ
   セルラシステムの信号受信装置。
6. 【請求項６】 拡散符号数をＣＮ、チップ時間Ｔｔとす
   るとき、相前後する相関ピークの間隔が（ＣＮ×Ｔｔ）
   以上であるときには、１個の拡散符号による逆拡散処理
   の後にその時間間隔において他の全ての拡散符号による
   逆拡散処理を行い、前記間隔が（ＣＮ×Ｔｔ）より短い
   ときは同一拡散符号により相前後する相関ピークの演算
   を行い、その後受信信号と拡散符号との相関関係を再現
   しつつ、全ての拡散符号について同様の処理を行うこと
   を特徴とする請求項４または５記載のＤＳ−ＣＤＭＡセ
   ルラシステムの信号受信装置。
7. 【請求項７】 副サンプルホールド回路の個数がＳＳＨ
   であって、（ＣＮ×Ｔｔ）よりも短い間隔の相関ピーク
   の個数がＣＰ個続き、ｋ番目の相関ピークと（ｋ＋１）
   番目の相関ピークの間隔がＤｋ＋１であり、かつ、 【数１】 のとき、 【数２】 となる個数ＰＰの相関ピークのみ処理を行い、（ＣＰ−
   ＰＰ）個の相関ピークの処理を省略することを特徴とす
   る請求項６記載のＤＳ−ＣＤＭＡセルラシステムの信号
   受信装置。
8. 【請求項８】 相関ピークが生じるタイミングでは、新
   たな入力信号は副サンプルホールド回路に順次格納しつ
   つ、サンプル・ホールド回路の信号および演算レジスタ
   の拡散符号によって相関演算を行い、その後、最新の入
   力信号を副サンプルホールド回路に格納しつつ、サンプ
   ルホールド回路の信号および各演算レジスタの拡散符号
   によって相関演算を行い、その後副サンプルホールド回
   路内信号の格納から１シンボル周期の間、各信号を本来
   格納すべきサンプルホールド回路に替えて副サンプルホ
   ールド回路に格納することを特徴とする請求項４記載の
   ＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
9. 【請求項９】 （拡散符号数×連続処理回数）＝ｄとす
   ると、相関ピークが生じるタイミングでは、このタイミ
   ングよりも（１シンボル周期−１チップ時間）前、（１
   シンボル周期−２チップ時間）前、．．．、（１シンボ
   ル周期−（ｄ−１）チップ時間）前（ｄは自然数）の入
   力信号を副サンプルホールド回路に順次格納し、これら
   複数の演算レジスタによる相関演算に際して、１個目の
   演算レジスタではサンプルホールド回路の入力信号を用
   いて相関演算を行い、その他の演算レジスタでは副サン
   プルホールド回路の入力信号を順次使用することを特徴
   とする請求項４記載のＤＳ−ＣＤＭＡセルラシステムの
   信号受信装置。