JPH09116523A - マッチドフィルタ回路 - Google Patents
マッチドフィルタ回路Info
- Publication number
- JPH09116523A JPH09116523A JP29919795A JP29919795A JPH09116523A JP H09116523 A JPH09116523 A JP H09116523A JP 29919795 A JP29919795 A JP 29919795A JP 29919795 A JP29919795 A JP 29919795A JP H09116523 A JPH09116523 A JP H09116523A
- Authority
- JP
- Japan
- Prior art keywords
- output
- sample
- outputs
- multiplexer
- matched filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 claims 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims 8
- 238000005070 sampling Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 7
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 6
- 238000010295 mobile communication Methods 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 102100024348 Beta-adducin Human genes 0.000 description 2
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 108010003272 Hyaluronate lyase Proteins 0.000 description 1
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 241000973887 Takayama Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/46—Filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0254—Matched filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Acoustics & Sound (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ダブルサンプリングが可能なマッチドフィル
タ回路を提供することを目的とする。 【構成】 サンプル・ホールド回路を２つグループにグ
ループ分けし、コントロール回路によって第１のグルー
プのスイッチをチップ時間ごとに順次択一的に閉成し、
同時に第２のグループのスイッチを第１グループよりも
１／２チップ時間ずれたタイミングでチップ時間ごとに
順次択一的に閉成するものである。
タ回路を提供することを目的とする。 【構成】 サンプル・ホールド回路を２つグループにグ
ループ分けし、コントロール回路によって第１のグルー
プのスイッチをチップ時間ごとに順次択一的に閉成し、
同時に第２のグループのスイッチを第１グループよりも
１／２チップ時間ずれたタイミングでチップ時間ごとに
順次択一的に閉成するものである。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能であり、かつダブルサンプ
リングを行い得るマッチドフィルタ回路に関する。
Ｎ等のためのスペクトラム拡散通信システムのためのマ
ッチドフィルタ回路に係り、特に、小規模かつ省電力の
ＬＳＩによる高速処理が可能であり、かつダブルサンプ
リングを行い得るマッチドフィルタ回路に関する。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）回路
は、２つの信号の同一性を判定するためのフィルタであ
り、スペクトラム拡散方式の通信において、信号を受信
すべきユーザは受信信号を自らの拡散符号を用いたマッ
チドフィルタで処理し、その相関ピークを検出して、同
期捕捉および保持を行う。
は、２つの信号の同一性を判定するためのフィルタであ
り、スペクトラム拡散方式の通信において、信号を受信
すべきユーザは受信信号を自らの拡散符号を用いたマッ
チドフィルタで処理し、その相関ピークを検出して、同
期捕捉および保持を行う。
【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。
【数１】 となる。なおＰＮ（ｉ）は１ビットデータのデータ列で
ある。
ある。
【０００４】同期捕捉のためにはダブルサンプリングあ
るいはより多くのサンプリングを行う必要があり、複数
系統のマッチドフィルタ回路を用い、上記式（１）の演
算を複数系統で同時に実行しその演算結果を加算する。
このようなマッチドフィルタ回路の実現のために従来は
デジタル回路あるいはＳＡＷ（表面音波）素子が使用さ
れていたが、デジタル回路では回路規模が大きくなって
消費電力が大となり、移動体通信には適さず、一方ＳＡ
Ｗ素子では１素子による全体回路実現が容易でなくまた
Ｓ／Ｎ比が低いという問題があった。
るいはより多くのサンプリングを行う必要があり、複数
系統のマッチドフィルタ回路を用い、上記式（１）の演
算を複数系統で同時に実行しその演算結果を加算する。
このようなマッチドフィルタ回路の実現のために従来は
デジタル回路あるいはＳＡＷ（表面音波）素子が使用さ
れていたが、デジタル回路では回路規模が大きくなって
消費電力が大となり、移動体通信には適さず、一方ＳＡ
Ｗ素子では１素子による全体回路実現が容易でなくまた
Ｓ／Ｎ比が低いという問題があった。
【０００５】そこで発明者等は、特願平７−２１２４３
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
８号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算し、小規模かつ省電力
のＬＳＩによって高速処理を行うマッチドフィルタ回路
を提案している。
【０００６】しかしこのマッチドフィルタ回路において
はダブルサンプリングについては明確な示唆がなかっ
た。
はダブルサンプリングについては明確な示唆がなかっ
た。
【０００７】
【発明が解決しようとする課題】本発明はこの背景のも
とに創案されたもので、ダブルサンプリングが可能なマ
ッチドフィルタ回路を提供することを目的とする。
とに創案されたもので、ダブルサンプリングが可能なマ
ッチドフィルタ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るマッチドフ
ィルタ回路は、前記提案発明において、前記サンプル・
ホールド回路を２つグループにグループ分けし、前記コ
ントロール回路によって第１のグループの前記スイッチ
をチップ時間ごとに順次択一的に閉成し、同時に第２の
グループの前記スイッチを第１グループよりも１／２チ
ップ時間ずれたタイミングでチップ時間ごとに順次択一
的に閉成するものである。
ィルタ回路は、前記提案発明において、前記サンプル・
ホールド回路を２つグループにグループ分けし、前記コ
ントロール回路によって第１のグループの前記スイッチ
をチップ時間ごとに順次択一的に閉成し、同時に第２の
グループの前記スイッチを第１グループよりも１／２チ
ップ時間ずれたタイミングでチップ時間ごとに順次択一
的に閉成するものである。
【０００９】
【実施例】次に本発明に係るマッチドフィルタ回路の第
１実施例を図面に基づいて説明する。
１実施例を図面に基づいて説明する。
【００１０】図１において、スペクトラム拡散通信のた
めの受信装置は複数のマッチドフィルタ回路ＭＦ１、Ｍ
Ｆ２を有し、これらマッチドフィルタ回路の出力Ｖｏ
１、Ｖｏ２は加算器ＳＵＭで加算されている。ＭＦ１、
ＭＦ２にはチップ時間Ｔｃの１／２の時間（Ｔｃ／２）
シフトしたメインクロックＣＬＫ１およびサブクロック
ＣＬＫ２が入力され、ＭＦ１、ＭＦ２はこれらクロック
をサンプリング・クロックとして相関演算を行い、いわ
ゆるダブルサンプリングが行われている。
めの受信装置は複数のマッチドフィルタ回路ＭＦ１、Ｍ
Ｆ２を有し、これらマッチドフィルタ回路の出力Ｖｏ
１、Ｖｏ２は加算器ＳＵＭで加算されている。ＭＦ１、
ＭＦ２にはチップ時間Ｔｃの１／２の時間（Ｔｃ／２）
シフトしたメインクロックＣＬＫ１およびサブクロック
ＣＬＫ２が入力され、ＭＦ１、ＭＦ２はこれらクロック
をサンプリング・クロックとして相関演算を行い、いわ
ゆるダブルサンプリングが行われている。
【００１１】図１２はＳ（ｔ）、ＣＬＫ１、ＣＬＫ２の
タイミング図である。Ｓ（ｔ）の１周期は前記チップ時
間と一致し、ＣＬＫ１、ＣＬＫ２はこれと同一周期の信
号である。図１２ではＣＬＫ１、ＣＬＫ２はＳ（ｔ）と
同期しているが、実際にはＳ（ｔ）に対して位相差が生
じることが多い。そしてＣＬＫ１とＣＬＫ２とはＴｃ／
２だけ位相がシフトしており、相互に反転した信号とな
る。このようにＴｃ／２シフトした２個のクロックによ
るサンプリング（ダブルサンプリング）行えば相関ピー
クを確実に検出し得る。
タイミング図である。Ｓ（ｔ）の１周期は前記チップ時
間と一致し、ＣＬＫ１、ＣＬＫ２はこれと同一周期の信
号である。図１２ではＣＬＫ１、ＣＬＫ２はＳ（ｔ）と
同期しているが、実際にはＳ（ｔ）に対して位相差が生
じることが多い。そしてＣＬＫ１とＣＬＫ２とはＴｃ／
２だけ位相がシフトしており、相互に反転した信号とな
る。このようにＴｃ／２シフトした２個のクロックによ
るサンプリング（ダブルサンプリング）行えば相関ピー
クを確実に検出し得る。
【００１２】図２において、マッチドフィルタ回路ＭＦ
１は複数のサンプル・ホールド回路ＳＨ１、ＳＨ２、Ｓ
Ｈ３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧Ｖｉｎ
２を並列接続してなり、各サンプル・ホールド回路から
Ｈ（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サン
プル・ホールド回路にはコントロール回路ＣＴＲＬが接
続され、順次いずれか１個のサンプル・ホールド回路に
Ｓ（ｔ）が取り込まれるように制御を行う。
１は複数のサンプル・ホールド回路ＳＨ１、ＳＨ２、Ｓ
Ｈ３、ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧Ｖｉｎ
２を並列接続してなり、各サンプル・ホールド回路から
Ｈ（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サン
プル・ホールド回路にはコントロール回路ＣＴＲＬが接
続され、順次いずれか１個のサンプル・ホールド回路に
Ｓ（ｔ）が取り込まれるように制御を行う。
【００１３】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧Ｓ（ｔ）をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
ール回路の制御に基づき、入力電圧Ｓ（ｔ）をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。
【００１４】サンプル・ホールド回路ＳＨ１は、図３の
ように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
３１に接続され、キャパシタンスＣ３１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３は
帰還キャパシタンスＣ３２を介してＩ１の入力に接続さ
れ、これによってＶｉｎが良好な線形性をもってＩ３の
出力に生じるようになっている。Ｉ３の出力は２個のマ
ルチプレクサＭＵＸ３１、ＭＵＸ３２に入力され、また
これらマルチプレクサには共通な基準電圧Ｖｒが接続さ
れている。ＳＷが閉成されると、Ｃ３１はＶｉｎ３に対
応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック機
能により出力の線形特性が保証される。そして、その後
スイッチＳＷが開放されたときにサンプル・ホールド回
路ＳＨ１はＳ（ｔ）を保持することになる。
ように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
３１に接続され、キャパシタンスＣ３１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３は
帰還キャパシタンスＣ３２を介してＩ１の入力に接続さ
れ、これによってＶｉｎが良好な線形性をもってＩ３の
出力に生じるようになっている。Ｉ３の出力は２個のマ
ルチプレクサＭＵＸ３１、ＭＵＸ３２に入力され、また
これらマルチプレクサには共通な基準電圧Ｖｒが接続さ
れている。ＳＷが閉成されると、Ｃ３１はＶｉｎ３に対
応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック機
能により出力の線形特性が保証される。そして、その後
スイッチＳＷが開放されたときにサンプル・ホールド回
路ＳＨ１はＳ（ｔ）を保持することになる。
【００１５】スイッチＳＷ、マルチプレクサＭＵＸ３
１、ＭＵＸ３２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎを出力するときには、他方のマルチプレクサは
Ｖｒを出力する。ＭＵＸ３１は前記Ｈ（ハイ）の系統の
出力を生じ、ＭＵＸ３２はＬ（ロー）の系統の出力であ
る。このＨ、Ｌは拡散符号の「１」、「−１」に対応し
ており、ある時点の入力電圧に符号「１」を乗ずるべき
ときには、ＭＵＸ３１からＶｉｎ３を出力し、「−１」
を乗ずるべきときにはＭＵＸ３２からＶｉｎ３を出力す
る。
１、ＭＵＸ３２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎを出力するときには、他方のマルチプレクサは
Ｖｒを出力する。ＭＵＸ３１は前記Ｈ（ハイ）の系統の
出力を生じ、ＭＵＸ３２はＬ（ロー）の系統の出力であ
る。このＨ、Ｌは拡散符号の「１」、「−１」に対応し
ており、ある時点の入力電圧に符号「１」を乗ずるべき
ときには、ＭＵＸ３１からＶｉｎ３を出力し、「−１」
を乗ずるべきときにはＭＵＸ３２からＶｉｎ３を出力す
る。
【００１６】最終段のＩ３の出力は接地キャパシタンス
Ｃ３３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ３１、ＲＥ３２を介
して電源電圧Ｖｄｄおよびグランドに接続されている。
このような構成により、フィードバック系を含む反転増
幅回路の発振が防止されている。
Ｃ３３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ３１、ＲＥ３２を介
して電源電圧Ｖｄｄおよびグランドに接続されている。
このような構成により、フィードバック系を含む反転増
幅回路の発振が防止されている。
【００１７】図４に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ４よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ４を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ４を介して出力端子Ｖｏｕｔ４に接続して
なる。トランジスタ回路Ｔ４におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ４が導通し、ローレベルのときにはＴ４は遮
断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ４よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ４を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ４を介して出力端子Ｖｏｕｔ４に接続して
なる。トランジスタ回路Ｔ４におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ４が導通し、ローレベルのときにはＴ４は遮
断される。
【００１８】図５に示すように、マルチプレクサＭＵＸ
３１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ５
１、Ｔ５２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ５に接続してなり、Ｔ５１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ５１で示す。）を接続し、Ｔ５２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ５２で示す。）が接
続されている。トランジスタ回路Ｔ５１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ５２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ５１のｐＭＯＳおよびＴ５２のｎＭＯＳの
ゲートにはＳ２をインバータＩ５で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ５１が導通してＴ５２は遮断され、ローレベルの
ときにはＴ５２が導通しＴ５１が遮断される。すなわち
ＭＵＸ３１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
３１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ５
１、Ｔ５２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ５に接続してなり、Ｔ５１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ５１で示す。）を接続し、Ｔ５２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ５２で示す。）が接
続されている。トランジスタ回路Ｔ５１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ５２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ５１のｐＭＯＳおよびＴ５２のｎＭＯＳの
ゲートにはＳ２をインバータＩ５で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ５１が導通してＴ５２は遮断され、ローレベルの
ときにはＴ５２が導通しＴ５１が遮断される。すなわち
ＭＵＸ３１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
【００１９】図示は省略するが、マルチプレクサＭＵＸ
３２はＭＵＸ３１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ５１に、Ｖｏ３を
Ｔ５２に接続した構成となっている。これによって、Ｍ
ＵＸ３２はＭＵＸ３１と反対の出力、すなわちＭＵＸ３
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ３１がＶ
ｒを出力するときにはＶｏ３を出力する。
３２はＭＵＸ３１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ５１に、Ｖｏ３を
Ｔ５２に接続した構成となっている。これによって、Ｍ
ＵＸ３２はＭＵＸ３１と反対の出力、すなわちＭＵＸ３
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ３１がＶ
ｒを出力するときにはＶｏ３を出力する。
【００２０】信号Ｓ２は拡散符号に対応し、Ｓ２＝１の
ときに１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ２２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ２１に出力する。このとき、Ｓ
３は＋１であり、１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２２
に出力する。
ときに１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２１に出力す
る。このときＳ３は−１であり、０に対応したＶｒをＡ
ＤＤ２２に出力する。一方、Ｓ２＝−１のときには、０
に対応したＶｒをＡＤＤ２１に出力する。このとき、Ｓ
３は＋１であり、１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２２
に出力する。
【００２１】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間でのデータ転送を行う
ことになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間でのデータ転送を行う
ことになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。
【００２２】式（１）における積算は、前記加算部ＡＤ
Ｄ２１〜ＡＤ２６で実行され、各サンプル・ホールド回
路の出力電圧ＶＨ、ＶＬがＡＤＤ２５、ＡＤＤ２６にお
いてそれぞれ積算されている。この積算は直接実行され
ず、サンプル・ホールド回路を複数のグループに分け、
各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ２１〜Ａ
ＤＤ２４で積算する。そしてＶＨを積算するＡＤＤ２
１、ＡＤＤ２３の出力を全てＡＤＤ２５に入力し、ＶＬ
を積算するＡＤＤ２２、ＡＤＤ２４の出力を全てＡＤＤ
２６に入力する。さらにＡＤＤ２６にはＡＤＤ２５の出
力が入力されている。ここに図２では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、一般に拡散符号は１００〜数１００ビッ
トあるいはさらに長いコードであり、このビット数に対
応した個数のＳ／Ｈが設けられる。
Ｄ２１〜ＡＤ２６で実行され、各サンプル・ホールド回
路の出力電圧ＶＨ、ＶＬがＡＤＤ２５、ＡＤＤ２６にお
いてそれぞれ積算されている。この積算は直接実行され
ず、サンプル・ホールド回路を複数のグループに分け、
各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ２１〜Ａ
ＤＤ２４で積算する。そしてＶＨを積算するＡＤＤ２
１、ＡＤＤ２３の出力を全てＡＤＤ２５に入力し、ＶＬ
を積算するＡＤＤ２２、ＡＤＤ２４の出力を全てＡＤＤ
２６に入力する。さらにＡＤＤ２６にはＡＤＤ２５の出
力が入力されている。ここに図２では６個のサンプル・
ホールド回路が図示され、これを３個ずつのグループに
分けているが、一般に拡散符号は１００〜数１００ビッ
トあるいはさらに長いコードであり、このビット数に対
応した個数のＳ／Ｈが設けられる。
【００２３】図６に示すように、加算部ＡＤＤ２１は１
グループのサンプル・ホールド回路の個数に対応した個
数のキャパシタンスＣ６１、Ｃ６２、Ｃ６３よりなる容
量結合ＣＰ６を有し、その出力は３段の直列なＭＯＳイ
ンバータＩ６１、Ｉ６２、Ｉ６３に接続されている。最
終段のＭＯＳインバータＩ３の出力は帰還キャパシタン
スＣ６４を介してＩ６１の入力に接続され、これによっ
てＣＰ６の出力が良好な線形性をもってＩ６３の出力に
生じるようになっている。各キャパシタンスＣ６１〜Ｃ
６３の入力電圧をＶｉｎ６１、Ｖｉｎ６２、Ｖｉｎ６３
とすると、Ｉ６３の出力Ｖｏｕｔ６は、
グループのサンプル・ホールド回路の個数に対応した個
数のキャパシタンスＣ６１、Ｃ６２、Ｃ６３よりなる容
量結合ＣＰ６を有し、その出力は３段の直列なＭＯＳイ
ンバータＩ６１、Ｉ６２、Ｉ６３に接続されている。最
終段のＭＯＳインバータＩ３の出力は帰還キャパシタン
スＣ６４を介してＩ６１の入力に接続され、これによっ
てＣＰ６の出力が良好な線形性をもってＩ６３の出力に
生じるようになっている。各キャパシタンスＣ６１〜Ｃ
６３の入力電圧をＶｉｎ６１、Ｖｉｎ６２、Ｖｉｎ６３
とすると、Ｉ６３の出力Ｖｏｕｔ６は、
【数２】 となる。ここに、Ｖｉｎ６１〜Ｖｉｎ６３およびＶｏｕ
ｔ６は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ６２、Ｃ６２、Ｃ６３、Ｃ６４の容量比
は１対１対１対３に設定されている。これにより、
ｔ６は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ６２、Ｃ６２、Ｃ６３、Ｃ６４の容量比
は１対１対１対３に設定されている。これにより、
【数３】 なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。
より、最大電圧が電源電圧を超えることが防止されてい
る。
【００２４】最終段のＩ６３の出力は接地キャパシタン
スＣ６５を介してグランドに接続され、また第２段のＩ
６２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ６５を介してグランドに接続され、また第２段のＩ
６２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２５】図７に示すように、加算部ＡＤＤ２５は接
続された加算部ＡＤＤ２１、ＡＤＤ２３の個数に対応し
た個数のキャパシタンスＣ７１、Ｃ７２よりなる容量結
合ＣＰ７を有し、その出力は３段の直列なＭＯＳインバ
ータＩ７１、Ｉ７２、Ｉ７３に接続されている。最終段
のＭＯＳインバータＩ７３の出力は帰還キャパシタンス
Ｃ７３を介してＩ７１の入力に接続され、これによって
ＣＰ７の出力が良好な線形性をもってＩ７３の出力に生
じるようになっている。各キャパシタンスＣ７１、Ｃ７
２の入力電圧をＶｉｎ７１、Ｖｉｎ７２とすると、Ｉ７
３の出力Ｖｏｕｔ７は、
続された加算部ＡＤＤ２１、ＡＤＤ２３の個数に対応し
た個数のキャパシタンスＣ７１、Ｃ７２よりなる容量結
合ＣＰ７を有し、その出力は３段の直列なＭＯＳインバ
ータＩ７１、Ｉ７２、Ｉ７３に接続されている。最終段
のＭＯＳインバータＩ７３の出力は帰還キャパシタンス
Ｃ７３を介してＩ７１の入力に接続され、これによって
ＣＰ７の出力が良好な線形性をもってＩ７３の出力に生
じるようになっている。各キャパシタンスＣ７１、Ｃ７
２の入力電圧をＶｉｎ７１、Ｖｉｎ７２とすると、Ｉ７
３の出力Ｖｏｕｔ７は、
【数４】 となる。ここに、Ｖｉｎ７１、Ｖｉｎ７２、Ｖｏｕｔ７
は基準電圧Ｖｒを基準とした電圧であり、またＣ７１、
Ｃ７２、Ｃ７３の容量比は１対１対２に設定されてい
る。これによって、
は基準電圧Ｖｒを基準とした電圧であり、またＣ７１、
Ｃ７２、Ｃ７３の容量比は１対１対２に設定されてい
る。これによって、
【数５】 なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００２６】最終段のＩ７３の出力は接地キャパシタン
スＣ７４を介してグランドに接続され、また第２段のＩ
７２の出力は１対の平衡レジスタンスＲ７１、Ｒ７２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ７４を介してグランドに接続され、また第２段のＩ
７２の出力は１対の平衡レジスタンスＲ７１、Ｒ７２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２７】図８に示すように、加算部ＡＤＤ２６は接
続された３個のＡＤＤ２２、ＡＤＤ２４およびＡＤＤ２
５に対応したキャパシタンスＣ８１、Ｃ８２、Ｃ８３よ
りなる容量結合ＣＰ８を有し、その出力は３段の直列な
ＭＯＳインバータＩ８１、Ｉ８２、Ｉ８３に接続されて
いる。最終段のＭＯＳインバータＩ８３の出力は帰還キ
ャパシタンスＣ８４を介してＩ８１の入力に接続され、
これによってＣＰ８の出力が良好な線形性をもってＩ８
３の出力に生じるようになっている。各キャパシタンス
Ｃ８１〜Ｃ８３の入力電圧（Ｖｒを基準とした電圧）を
Ｖｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８３とすると、Ｉ８３
の出力Ｖｏｕｔ８（Ｖｒを基準とした電圧）は、
続された３個のＡＤＤ２２、ＡＤＤ２４およびＡＤＤ２
５に対応したキャパシタンスＣ８１、Ｃ８２、Ｃ８３よ
りなる容量結合ＣＰ８を有し、その出力は３段の直列な
ＭＯＳインバータＩ８１、Ｉ８２、Ｉ８３に接続されて
いる。最終段のＭＯＳインバータＩ８３の出力は帰還キ
ャパシタンスＣ８４を介してＩ８１の入力に接続され、
これによってＣＰ８の出力が良好な線形性をもってＩ８
３の出力に生じるようになっている。各キャパシタンス
Ｃ８１〜Ｃ８３の入力電圧（Ｖｒを基準とした電圧）を
Ｖｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８３とすると、Ｉ８３
の出力Ｖｏｕｔ８（Ｖｒを基準とした電圧）は、
【数６】 となる。ここに、Ｃ８１、Ｃ８２、Ｃ８３、Ｃ８４の容
量比は１対１対２対２に設定され、
量比は１対１対２対２に設定され、
【数７】 なる反転加算値の正規化出力が得られる。なお、Ｃ８３
の重みがＣ８１、Ｃ８２の２倍に設定されているのは、
ＡＤＤ２５で正規化された影響を除去する（正規化され
ていないＶ８１、Ｖ８２と整合させる）ためである。以
上の正規化により、最大電圧が電源電圧を超えることが
防止されている。
の重みがＣ８１、Ｃ８２の２倍に設定されているのは、
ＡＤＤ２５で正規化された影響を除去する（正規化され
ていないＶ８１、Ｖ８２と整合させる）ためである。以
上の正規化により、最大電圧が電源電圧を超えることが
防止されている。
【００２８】最終段のＩ８３の出力は接地キャパシタン
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２９】前記基準電圧Ｖｒは、図９に示す基準電圧
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ９１、Ｉ９２、Ｉ９
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ９５、平衡レジ
スタンスＲ９１、Ｒ９２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ９１、Ｉ９２、Ｉ９
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ９５、平衡レジ
スタンスＲ９１、Ｒ９２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
【００３０】図１０に示すように、前記積算回路ＳＵＭ
はＭＦ１、ＭＦ２に対応したキャアパシタンスＣ１０
１、Ｃ１０２よりなる容量結合ＣＰ１０を有し、その出
力は３段の直列なＭＯＳインバータＩ１０１、Ｉ１０
２、Ｉ１０３に接続されている。最終段のＭＯＳインバ
ータＩ１０３の出力は帰還キャパシタンスＣ１０３を介
してＩ１０１の入力に接続され、これによってＣＰ１０
の出力が良好な線形性をもってＩ１０３の出力に生じる
ようになっている。各キャパシタンスＣ１０１、Ｃ１０
２の入力電圧をＶｉｎ１０１、Ｖｉｎ１０２とすると、
Ｉ１０３の出力Ｖｏｕｔ１０は、
はＭＦ１、ＭＦ２に対応したキャアパシタンスＣ１０
１、Ｃ１０２よりなる容量結合ＣＰ１０を有し、その出
力は３段の直列なＭＯＳインバータＩ１０１、Ｉ１０
２、Ｉ１０３に接続されている。最終段のＭＯＳインバ
ータＩ１０３の出力は帰還キャパシタンスＣ１０３を介
してＩ１０１の入力に接続され、これによってＣＰ１０
の出力が良好な線形性をもってＩ１０３の出力に生じる
ようになっている。各キャパシタンスＣ１０１、Ｃ１０
２の入力電圧をＶｉｎ１０１、Ｖｉｎ１０２とすると、
Ｉ１０３の出力Ｖｏｕｔ１０は、
【数８】 となる。ここに、Ｖｉｎ１０１、Ｖｉｎ１０２、Ｖｏｕ
ｔ１０は基準電圧Ｖｒを基準とした電圧であり、またＣ
１０１、Ｃ１０２、Ｃ１０３の容量比は１対１対２に設
定されている。これによって、
ｔ１０は基準電圧Ｖｒを基準とした電圧であり、またＣ
１０１、Ｃ１０２、Ｃ１０３の容量比は１対１対２に設
定されている。これによって、
【数９】 なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００３１】最終段のＩ１０３の出力は接地キャパシタ
ンスＣ１０４を介してグランドに接続され、また第２段
のＩ１０２の出力は１対の平衡レジスタンスＲ１０１、
Ｒ１０２を介して電源電圧Ｖｄｄおよびグランドに接続
されている。このような構成により、フィードバック系
を含む反転増幅回路の発振が防止されている。
ンスＣ１０４を介してグランドに接続され、また第２段
のＩ１０２の出力は１対の平衡レジスタンスＲ１０１、
Ｒ１０２を介して電源電圧Ｖｄｄおよびグランドに接続
されている。このような構成により、フィードバック系
を含む反転増幅回路の発振が防止されている。
【００３２】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
【００３３】なお加算部等の出力精度はＭＯＳインバー
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。
【００３４】図１１は、本発明の第２実施例として、ダ
ブルサンプリングのために一体的に構成されたマッチド
フィルタ回路を示している。
ブルサンプリングのために一体的に構成されたマッチド
フィルタ回路を示している。
【００３５】第２実施例では図２の２倍の個数のサンプ
ル・ホールド回路ＳＨ１〜ＳＨ１２が入力電圧Ｖｉｎ１
１に並列に接続され、サンプル・ホールド回路はＳＨ１
〜ＳＨ６よりなる第１グループと、ＳＨ７〜ＳＨ１２よ
りなる第２グループにグループ分けされている。第１グ
ループは前記クロックＣＬＫ１（図示省略）によって駆
動され、第２グループはクロックＣＬＫ２によって駆動
される。すなわち第１グループと第２グループとはＴｃ
／２時間だけシフトしたタイミングで駆動される。サン
プル・ホールド回路ＳＨ１〜ＳＨ６のハイ出力ＶＨは加
算部ＡＤＤ２１に入力されて加算され、ロー出力ＶＬは
加算部ＡＤＤ２２に入力されて加算されている。一方サ
ンプル・ホールド回路ＳＨ７〜ＳＨ１２のハイ出力ＶＨ
は加算部ＡＤＤ２３に入力されて加算され、ロー出力Ｖ
Ｌは加算部ＡＤＤ２４に入力されて加算されている。Ａ
ＤＤ２１、ＡＤＤ２３の出力はＡＤＤ２５において加算
され、ＡＤＤ２２、ＡＤＤ２４の出力は、ＡＤＤ２５の
出力とともにＡＤＤ２６に入力されている。加算部ＡＤ
Ｄ２１〜ＡＤＤ２４は図６の構成における容量結合のキ
ャパシタンスを６個に増加したものであり、これに応じ
て帰還キャパシタンスＣ６４の容量は図６の２倍に設定
される。また加算部ＡＤＤ２５、ＡＤＤ２６は図７、図
８と同一構成である。
ル・ホールド回路ＳＨ１〜ＳＨ１２が入力電圧Ｖｉｎ１
１に並列に接続され、サンプル・ホールド回路はＳＨ１
〜ＳＨ６よりなる第１グループと、ＳＨ７〜ＳＨ１２よ
りなる第２グループにグループ分けされている。第１グ
ループは前記クロックＣＬＫ１（図示省略）によって駆
動され、第２グループはクロックＣＬＫ２によって駆動
される。すなわち第１グループと第２グループとはＴｃ
／２時間だけシフトしたタイミングで駆動される。サン
プル・ホールド回路ＳＨ１〜ＳＨ６のハイ出力ＶＨは加
算部ＡＤＤ２１に入力されて加算され、ロー出力ＶＬは
加算部ＡＤＤ２２に入力されて加算されている。一方サ
ンプル・ホールド回路ＳＨ７〜ＳＨ１２のハイ出力ＶＨ
は加算部ＡＤＤ２３に入力されて加算され、ロー出力Ｖ
Ｌは加算部ＡＤＤ２４に入力されて加算されている。Ａ
ＤＤ２１、ＡＤＤ２３の出力はＡＤＤ２５において加算
され、ＡＤＤ２２、ＡＤＤ２４の出力は、ＡＤＤ２５の
出力とともにＡＤＤ２６に入力されている。加算部ＡＤ
Ｄ２１〜ＡＤＤ２４は図６の構成における容量結合のキ
ャパシタンスを６個に増加したものであり、これに応じ
て帰還キャパシタンスＣ６４の容量は図６の２倍に設定
される。また加算部ＡＤＤ２５、ＡＤＤ２６は図７、図
８と同一構成である。
【００３６】第２実施例のように一体型の構成を採用す
れば１個のコントロール回路で全体を制御する等、回路
規模の小型化、高速化に有効であり、また第１実施例の
ように２個のマッチドフィルタを並列使用すればより多
重のサンプリングに対応する等柔軟な適用が可能であ
る。
れば１個のコントロール回路で全体を制御する等、回路
規模の小型化、高速化に有効であり、また第１実施例の
ように２個のマッチドフィルタを並列使用すればより多
重のサンプリングに対応する等柔軟な適用が可能であ
る。
【００３７】
【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタ回路は、サンプル・ホールド回路を２つグループ
にグループ分けし、コントロール回路によって第１のグ
ループのスイッチをチップ時間ごとに順次択一的に閉成
し、同時に第２のグループのスイッチを第１グループよ
りも１／２チップ時間ずれたタイミングでチップ時間ご
とに順次択一的に閉成するので、ダブルサンプリングが
可能になるという優れた効果を有する。
ィルタ回路は、サンプル・ホールド回路を２つグループ
にグループ分けし、コントロール回路によって第１のグ
ループのスイッチをチップ時間ごとに順次択一的に閉成
し、同時に第２のグループのスイッチを第１グループよ
りも１／２チップ時間ずれたタイミングでチップ時間ご
とに順次択一的に閉成するので、ダブルサンプリングが
可能になるという優れた効果を有する。
【図１】本発明に係るマッチドフィルタ回路の第１実施
例を示すブロック図。
例を示すブロック図。
【図２】同実施例の個々のマッチドフィルタ回路を示す
ブロック図。
ブロック図。
【図３】図２におけるサンプルホールド回路を示す回路
図である。
図である。
【図４】図３におけるスイッチを示す回路図である。
【図５】図３におけるマルチプレクサを示す回路図であ
る。
る。
【図６】図２における第１加算器を示す回路図である。
【図７】図２における第５加算器を示す回路図である。
【図８】図２にける第６加算器を示す回路図である。
【図９】基準電圧を生成するための回路を示す回路図で
ある。
ある。
【図１０】図１における積算回路を示す回路図である。
【図１１】本発明の第２実施例を示す回路図である。
【図１２】入力信号とクロックのタイミングを示すタイ
ミング図である。
ミング図である。
ＡＤＤ２１、ＡＤＤ２２、ＡＤＤ２３、ＡＤＤ２４、Ａ
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ１０１、Ｃ１
０２、Ｃ１０３、Ｃ１０４ ．．． キャパシタンス ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３、Ｉ１０１、Ｉ１０２、Ｉ１０３ ．．．
ＭＯＳインバータ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演
算部 ＭＵＸ１、ＭＵＸ２ ．．． マルチプレクサ ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２、Ｒ１０１、Ｒ１０２
．．． レジスタンス ＳＵＭ ．．． 加算回路 ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 Ｖｒｅｆ ．．． 基準電圧発生回路 ＣＬＫ１、ＣＬＫ２ ．．． クロック Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧。14
ＤＤ２５、ＡＤＤ２６ ．．． 加算部 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ１０１、Ｃ１
０２、Ｃ１０３、Ｃ１０４ ．．． キャパシタンス ＣＴＲＬ ．．． コントロール回路 ＤＴ４ ．．． ダミートランジスタ Ｉ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３、Ｉ１０１、Ｉ１０２、Ｉ１０３ ．．．
ＭＯＳインバータ ＭＦ１、ＭＦ２ ．．． マッチドフィルタ回路演
算部 ＭＵＸ１、ＭＵＸ２ ．．． マルチプレクサ ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．． サンプル・ホールド回路 Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２、Ｒ１０１、Ｒ１０２
．．． レジスタンス ＳＵＭ ．．． 加算回路 ＳＷ ．．． スイッチ Ｔ４、Ｔ５１、Ｔ５２ ．．． トランジスタ回路 Ｖｒｅｆ ．．． 基準電圧発生回路 ＣＬＫ１、ＣＬＫ２ ．．． クロック Ｒ（ｔ） ．．． 出力電圧 Ｓ（ｔ） ．．． 入力電圧。14
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内 (72)発明者 安達 文幸 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内
Claims (8)
- 【請求項１】 入力電圧に接続されたスイッチと、こ
のスイッチの出力に接続された第１キャパシタンスと、
この第１キャパシタンスの出力に接続された奇数段のＭ
ＯＳインバータよりなる第１反転増幅部と、この第１反
転増幅部の出力を入力に接続する第１帰還キャパシタン
スと、前記第１反転増幅部の出力または基準電圧を択一
的に出力する第１マルチプレクサおよび第２マルチプレ
クサとを備えたサンプル・ホールド回路と；各サンプル
・ホールド回路の第１マルチプレクサの出力が接続され
た複数の第２キャパシタンスと、これら第２キャパシタ
ンスの出力が統合されつつ接続された奇数段のＭＯＳイ
ンバータよりなる第２反転増幅部と、この第２反転増幅
部の出力を入力に接続する第２帰還キャパシタンスとを
有する第１加算部と；各サンプル・ホールド回路の第２
マルチプレクサの出力および第１加算部の出力が接続さ
れた複数の第３キャパシタンスと、これら第３キャパシ
タンスの出力が統合されつつ接続された奇数段のＭＯＳ
インバータよりなる第３反転増幅部と、この第３反転増
幅部の出力を入力に接続する第３帰還キャパシタンスと
を有する第２加算部と；前記第１加算部の出力から第２
加算部の出力を減算する減算回路と；前記サンプル・ホ
ールド回路のうちいずれか１個における前記スイッチを
閉成するとともに他のスイッチを開放しかつ所定の組合
せで各サンプル・ホールド回路の第１、第２マルチプレ
クサを切換えるコントロール回路と；を備えたマッチド
フィルタ回路において、 前記サンプル・ホールド回路は２つグループにグループ
分けされ、前記コントロール回路は第１のグループの前
記スイッチをチップ時間ごとに順次択一的に閉成し、同
時に第２のグループの前記スイッチを第１グループより
も１／２チップ時間ずれたタイミングでチップ時間ごと
に順次択一的に閉成するようになっていることを特徴と
するマッチドフィルタ回路。 - 【請求項２】 第１、第２グループの各サンプル・ホー
ルド回路をさらに複数のグループにグループ分けし、各
グループについて、第１マルチプレクサの出力が接続さ
れた第４加算部を設け、第２マルチプレクサが接続され
た第５加算部を設け、全グループの第４加算部の出力を
第２加算部に入力し、全グループの第５加算部加算部の
出力を第１加算部に入力してあり、第４加算部は、各サ
ンプル・ホールド回路の第１マルチプレクサの出力が接
続された複数の第４キャパシタンスと、これら第４キャ
パシタンスの出力が統合されつつ接続された奇数段のＭ
ＯＳインバータよりなる第４反転増幅部と、この第４反
転増幅部の出力を入力に接続する第４帰還キャパシタン
スとを有し、第５加算部は、各サンプル・ホールド回路
の第２マルチプレクサの出力および第１加算部の出力が
接続された複数の第５キャパシタンスと、これら第５キ
ャパシタンスの出力が統合されつつ接続された奇数段の
ＭＯＳインバータよりなる第５反転増幅部と、この第５
反転増幅部の出力を入力に接続する第５帰還キャパシタ
ンスとが設けられたことを特徴とする請求項１記載のマ
ッチドフィルタ回路。 - 【請求項３】 奇数段のＭＯＳインバータよりなる第６
反転増幅部と、この第６反転増幅部の出力を入力に接続
する第６帰還キャパシタンスとを備えた基準電圧生成回
路により基準電圧が生成されていることを特徴とする請
求項１記載のマッチドフィルタ回路。 - 【請求項４】 反転増幅部は、出力とグランドとの間に
は接地キャパシタンスが接続され、最終段のＭＯＳイン
バータより前段でＭＯＳインバータの出力を１対の平衡
レジスタンスによって電源およびグランドに接続してあ
ることを特徴とする請求項１〜３のいずれか１項に記載
されたマッチドフィルタ回路。 - 【請求項５】 基準電圧はＭＯＳインバータの電源電圧
の１／２となるようにＭＯＳインバータの閾値が設定さ
れていることを特徴とする請求項４記載のマッチドフィ
ルタ回路。 - 【請求項６】 第１、第２グループの各サンプル・ホー
ルド回路に対するコントロール回路の設定は、各グルー
プの全てのサンプル・ホールド回路を循環するように切
り換えられることを特徴とする請求項１記載のマッチド
フィルタ回路。 - 【請求項７】 第１マルチプレクサは第１反転増幅部の
出力または基準電圧を択一的に出力し、第２マルチプレ
クサ第１マルチプレクサとは逆の選択で第１反転増幅部
出力または基準電圧を出力するようになっている請求項
１記載のマッチドフィルタ回路。 - 【請求項８】 第１マルチプレクサおよび第２マルチプ
レクサは、いずれか一方が第１反転増幅部出力を出力
し、あるいは両者が基準電圧を出力するようになってい
る請求項１記載のマッチドフィルタ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299197A JP2888784B2 (ja) | 1995-10-23 | 1995-10-23 | マッチドフィルタ回路 |
| DE0771071T DE771071T1 (de) | 1995-10-23 | 1996-10-22 | Signalangepasste Filterschaltung |
| EP19960116954 EP0771071B1 (en) | 1995-10-23 | 1996-10-22 | Matched filter circuit |
| DE69614480T DE69614480T2 (de) | 1995-10-23 | 1996-10-22 | Signalangepasste Filterschaltung |
| KR1019960047748A KR100418266B1 (ko) | 1995-10-23 | 1996-10-23 | 정합필터회로 |
| US08/735,787 US5926512A (en) | 1995-10-23 | 1996-10-23 | Matched filter circuit |
| CN96112463A CN1099757C (zh) | 1995-10-23 | 1996-10-23 | 匹配滤波器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299197A JP2888784B2 (ja) | 1995-10-23 | 1995-10-23 | マッチドフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116523A true JPH09116523A (ja) | 1997-05-02 |
| JP2888784B2 JP2888784B2 (ja) | 1999-05-10 |
Family
ID=17869405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299197A Expired - Fee Related JP2888784B2 (ja) | 1995-10-23 | 1995-10-23 | マッチドフィルタ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5926512A (ja) |
| EP (1) | EP0771071B1 (ja) |
| JP (1) | JP2888784B2 (ja) |
| KR (1) | KR100418266B1 (ja) |
| CN (1) | CN1099757C (ja) |
| DE (2) | DE771071T1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064690A (en) * | 1997-05-13 | 2000-05-16 | Yozan Inc. | Spread spectrum communication system |
| JP3333454B2 (ja) * | 1997-12-20 | 2002-10-15 | 松下電器産業株式会社 | 相関検出装置及び相関検出装置の逆拡散符号切換え方法 |
| US6343094B1 (en) * | 1999-01-22 | 2002-01-29 | Sharp Laboratories Of America, Inc. | Spread spectrum signal receiving method and apparatus for CDMA cellular communication |
| US7092426B2 (en) | 2003-09-24 | 2006-08-15 | S5 Wireless, Inc. | Matched filter for scalable spread spectrum communications systems |
| CN103546113B (zh) * | 2013-10-21 | 2016-05-25 | 南京理工大学 | 基于fpga可编程延时电路的数字匹配滤波电路与方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507746A (en) * | 1982-07-28 | 1985-03-26 | The United States Of America As Represented By The Secretary Of The Army | Programmable matched filter for binary phase-coded signals |
| DE3378245D1 (en) * | 1983-07-14 | 1988-11-17 | Ant Nachrichtentech | Method of interfacing two systems with different sampling rates |
| US5022047A (en) * | 1989-08-07 | 1991-06-04 | Omnipoint Data Corporation | Spread spectrum correlator |
| US5016255A (en) * | 1989-08-07 | 1991-05-14 | Omnipoint Data Company, Incorporated | Asymmetric spread spectrum correlator |
| JP2888782B2 (ja) * | 1995-09-08 | 1999-05-10 | エヌ・ティ・ティ移動通信網株式会社 | 通信のためのフィルタ回路 |
| DE4241882A1 (ja) * | 1991-12-13 | 1993-06-17 | Clarion Co Ltd | |
| US5424973A (en) * | 1992-11-12 | 1995-06-13 | Yozan Inc. | Apparatus and method for performing small scale subtraction |
| JP3111425B2 (ja) * | 1992-11-18 | 2000-11-20 | 株式会社鷹山 | フィルタ回路 |
| JPH06164320A (ja) * | 1992-11-24 | 1994-06-10 | Takayama:Kk | フィルタ回路 |
| US5502664A (en) * | 1993-03-25 | 1996-03-26 | Yozan Inc. | Filter device including SRAM and EEPROM devices |
| US5500810A (en) * | 1993-04-28 | 1996-03-19 | Yozan Inc. | Filter device with memory test circuit |
| US5408192A (en) * | 1993-10-12 | 1995-04-18 | International Business Machines Corporation | Monolithic broadband phase shifting circuit for analog data signals |
| CN1059530C (zh) * | 1994-02-10 | 2000-12-13 | Ntt移动通信网株式会社 | 自适应扩频接收机 |
| JP3396333B2 (ja) * | 1995-04-12 | 2003-04-14 | シャープ株式会社 | 複合的フィルタ回路 |
| JPH0946174A (ja) * | 1995-07-31 | 1997-02-14 | Sharp Corp | フィルタ回路 |
| JPH0983483A (ja) * | 1995-09-18 | 1997-03-28 | Sharp Corp | マッチドフィルタ |
| US5751184A (en) * | 1995-10-19 | 1998-05-12 | Yozan Inc. | Low electrical power consumption filter circuit |
| JP2926651B2 (ja) * | 1995-11-02 | 1999-07-28 | 株式会社鷹山 | マッチドフィルタ回路 |
-
1995
- 1995-10-23 JP JP7299197A patent/JP2888784B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-22 DE DE0771071T patent/DE771071T1/de active Pending
- 1996-10-22 EP EP19960116954 patent/EP0771071B1/en not_active Expired - Lifetime
- 1996-10-22 DE DE69614480T patent/DE69614480T2/de not_active Expired - Fee Related
- 1996-10-23 US US08/735,787 patent/US5926512A/en not_active Expired - Fee Related
- 1996-10-23 KR KR1019960047748A patent/KR100418266B1/ko not_active IP Right Cessation
- 1996-10-23 CN CN96112463A patent/CN1099757C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888784B2 (ja) | 1999-05-10 |
| DE69614480D1 (de) | 2001-09-20 |
| US5926512A (en) | 1999-07-20 |
| DE69614480T2 (de) | 2001-11-22 |
| EP0771071B1 (en) | 2001-08-16 |
| DE771071T1 (de) | 1997-12-18 |
| KR100418266B1 (ko) | 2004-05-20 |
| CN1160307A (zh) | 1997-09-24 |
| EP0771071A1 (en) | 1997-05-02 |
| KR970024543A (ko) | 1997-05-30 |
| CN1099757C (zh) | 2003-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3373746B2 (ja) | Ｄｓ−ｃｄｍａ基地局間非同期セルラ方式における初期同期方法および受信機 | |
| JP2782057B2 (ja) | スペクトル拡散通信方式のための逆拡散回路 | |
| JP3328593B2 (ja) | マッチドフィルタおよび信号受信装置 | |
| JP2944492B2 (ja) | マッチドフィルタ装置 | |
| JP2888782B2 (ja) | 通信のためのフィルタ回路 | |
| JP2888783B2 (ja) | スペクトラム拡散通信のためのマッチドフィルタ回路 | |
| JPH10336073A (ja) | スペクトラム拡散通信方式における信号受信装置 | |
| JP3390762B2 (ja) | マッチドフィルタ回路 | |
| JPH09130365A (ja) | マッチドフィルタ回路 | |
| JP2888784B2 (ja) | マッチドフィルタ回路 | |
| JP3320594B2 (ja) | マッチドフィルタ回路 | |
| JP3380446B2 (ja) | Ｃｄｍａ通信システム用受信装置 | |
| US6345077B1 (en) | Correlation detecting method and matched filter unit | |
| Onodera et al. | A 75-mW 128-MHz DS-CDMA baseband demodulator for high-speed wireless applications [LANs] | |
| EP0967733A2 (en) | Matched filter circuit | |
| EP1286466A1 (en) | Matched filter | |
| Yalcin et al. | Low-power design of a 64-tap, 4-bit digital matched filter using systolic array architecture and CVSL circuit techniques in CMOS | |
| JPH1125068A (ja) | フィルタ回路 | |
| JPH11196067A (ja) | Ｄｓ−ｃｄｍａセルラシステムの信号受信装置 | |
| JP2000115024A (ja) | 信号受信装置 | |
| JP2000101394A (ja) | フィルタ回路 | |
| JPH09181645A (ja) | マッチドフィルタ | |
| JPH11196066A (ja) | アナログ積分器、および、それを用いた相関器 | |
| CN1222798A (zh) | 用于cdma通信系统的接收装置 | |
| JP2003347970A (ja) | マッチトフィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |