CN103546113B - 基于fpga可编程延时电路的数字匹配滤波电路与方法 - Google Patents

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Abstract

本发明公开一种基于FPGA可编程延时电路的数字匹配滤波电路与方法，该数字匹配滤波电路中，可编程延时模块接收目标回波信号的输入并延时处理，可编程延时模块的输出与匹配处理模块的输入连接，匹配处理模块的输出与数据比较模块的输入连接，可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，该9个可编程延时单元提供1ns～9ns九级依次递增的延时处理，匹配处理模块由10组相同结构的匹配滤波器并联形成用于匹配处理，数据比较模块用于对匹配处理模块的输出进行比较处理。本发明可实现可编程延时，从而利用匹配处理完成对目标回波信号的延时时间检测，检测精度可提高至1ns，从而实现精度高达纳秒级的近程目标距离检测。

Description

基于FPGA可编程延时电路的数字匹配滤波电路与方法
技术领域
本发明涉及雷达、匹配滤波器技术领域，具体而言涉及一种FPGA可编程延时电路的数字匹配滤波电路与数字匹配滤波方法。
背景技术
基于FPGA的纳秒级可编程延时电路的数字匹配滤波器用于高精度的目标距离检测。
目前的匹配滤波器主要通过模拟电路和一般数字电路两种方式来实现。模拟电路设计的匹配滤波器精度较低，且电路容易受环境影响，稳定性较低；一般数字电路中，利用时序电路设计的匹配滤波器稳定度有所提升，但是精度仅能达到时钟分辨率，从而影响测距结果。
发明内容
针对现有技术存在的缺陷或不足，本发明旨在提供一种基于FPGA可编程延时电路的数字匹配滤波电路与数字匹配滤波方法，通过对数字匹配滤波器的输入信号进行高精度延时，实现对近程探测目标的高精度距离检测。
实现本发明目的的技术解决方案为：
一种数字匹配滤波电路，包括可编程延时模块、匹配处理模块及数据比较模块，所述可编程延时模块接收目标回波信号的输入并延时处理，所述可编程延时模块的输出与所述匹配处理模块的输入连接，所述匹配处理模块的输出与所述数据比较模块的输入连接，其中：
所述可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，所述9个可编程延时单元依次并联连接并对输入的目标回波信号提供1ns～9ns九级依次递增的延时处理，所述目标回波信号经所述可编程延时模块后输出9路延时信号以及1路未延时信号，其中：所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单元的输出端、且其另一个选择输入端与纵向延时单元的输入端相连，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现；
所述匹配处理模块由10组相同结构的匹配滤波器并联形成，用于对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；
所述数据比较模块用于对所述10路脉冲压缩信号进行比较处理，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
进一步，所述可编程延时单元中的二选一选择器通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A1、A2端为信号输入端，A3端为信号选择控制端，通过控制A3的输入使A1输入的信号有效或A2输入的信号有效，从查找表单元的O端输出信号。
进一步，所述基本延时单元通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A0、A1、A2端输入为0，输入信号从A3端输入，经过该查找表单元后延时最小延时时间t0，从查找表单元的O端输出信号。
进一步，所述FPGA的系统最小延时时间为1ns。
根据本发明的改进，还提出一种基于上述数字匹配滤波电路的数字匹配滤波方法，其包括以下步骤：
输入目标回波信号；
可编程延时模块对所述目标回波信号提供0～9ns依次递增的延时处理，并输出9路延时信号以及1路未延时信号；
匹配处理模块对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；
所述数据处理模块对所述10路脉冲压缩信号进行数据比较，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
进一步，所述FPGA的系统最小延时时间为1ns。
由以上本发明的技术方案可知，本发明提供的数字匹配滤波电路与匹配滤波方法，基于可编辑延时模块的设计，该可编程延时模块通过编程约束在FPGA内部的查找表中，通过FPGA内部资源实现，使得目标回波信号可实现纳秒级的可编程延时，从而实现精度高达纳秒级的近程目标距离检测，具有延时精度高、时间可编程等优点。
下面结合附图对本发明作进一步详细描述。
附图说明
图1为数字匹配滤波电路的结构示意图。
图2为可编程延时模块的原理结构图。
图3为可编程延时单元的原理示意图。
图4为在查找表单元中实现的二选一选择器的原理示意图。
图5为在查找表单元中实现的基本延时单元的原理示意图。
图6为查找表单元中实现的纵向延时单元的原理示意图。
图7为匹配处理模块的原理示意图。
图8为数据比较模块的输入输出信号示意图。
图9为数字匹配滤波方法的实现流程图。
具体实施方式
如图1-图8所示，数字匹配滤波电路包括可编程延时模块、匹配处理模块及数据比较模块，所述可编程延时模块接收目标回波信号的输入并延时处理，所述可编程延时模块的输出与所述匹配处理模块的输入连接，所述匹配处理模块的输出与所述数据比较模块的输入连接。
参考图2所示，所述可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，所述9个可编程延时单元依次并联连接并对输入的目标回波信号提供1ns～9ns九级依次递增的延时处理，也即从1ns、2ns、3ns、4ns...直到9ns共9个等级的纳秒级延时。所述目标回波信号经该可编程延时模块后输出9路延时信号(output1～output9)以及1路未延时信号output0，该9路延时信号(output1～output9)相对输入的目回波信号相应的分别延时了1ns、2ns、3ns、4ns、5ns、6ns、7ns、8ns、9ns。
所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现。如图3-6所示，所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单元的输出端、且其另一个选择输入端与纵向延时单元的输入端相连。
如图4所示，所述可编程延时单元中的二选一选择器通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A1、A2端为信号输入端，分别输入需要延时的信号与不需要延时的信号，A3端为信号选择控制端，通过控制A3的输入使A1输入的信号有效或A2输入的信号有效，从查找表单元的O端输出信号。
如图5和图6所示，所述可编程延时单元中的基本延时单元通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A0、A1、A2端输入为0，输入信号从A3端输入，经过该查找表单元后延时最小延时时间t0，从查找表单元的O端输出信号。
不同型号的FPGA芯片，其系统延时的最小延时时间t0不同，因此可根据延时的实际需要，可选择适当的FPGA芯片，从而实现不同的延时。
纵向延时单元由多个基本延时单元级联而成，如图6所示的示范性示意图，信号从input端输入可编程延时单元，从output端输出，每经过一个基本延时单元就会延时最小延时时间t0，连续通过n个基本延时单元就会延时n个最小延时时间t0。以最小延时时间t0为1ns的FPGA为例，通过对n值的选择，可分别实现对信号的多种需要的延时。
参考图6所示，在纵向延时单元中级联n个基本延时单元，整个纵向延时单元即可实现对应的n*t0的延时时间，通过对n值的选择，可分别实现对信号的多种需要的延时，例如1ns、2ns、3ns、4ns、5ns、6ns、7ns、8ns、9ns等延时，延时对应的时间。结合图3所示，通过二选一选择器的选通，可实现对信号是否延时的选择，相应地，例如若仅仅设定由2号二选一选择器选择纵向延时单元，而其他二选一选择器则选择信号直接通过，则信号从input输入后经过2号二选一选择器对应的可编程延时单元时，延时对应的时间，即该纵向延时单元内包含的基本延时单元的个数与最小延时时间t0的乘积，然后从output输出，实现相应的时间延时。
如此，本实施例中，在可编程延时模块中需要实现的从1ns、2ns、3ns、4ns...直到9ns共9个等级的纳秒级延时，即可通过上述方式来实现。
如图7所示，所述匹配处理模块由10组相同结构的匹配滤波器并联而成，用于对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号。参考图1并结合图2、图7所示，所述目标回波信号经可编程延时模块后所输出的9路延时信号(output1～output9)以及1路未延时信号output0均作为匹配处理模块的10路输入信号，在匹配处理模块内进行匹配滤波处理后，相应地输出10路脉冲压缩信号，即图7中的output0～output9。
如图8所示，所述数据比较模块用于对所述10路脉冲压缩信号进行比较处理，选择10路脉冲压缩信号中的最优输出并输出比较结果。参考图1并结合图7、8所示，所述匹配处理模块的输出作为该数据比较模块的输入，在数据比较模块中进行比较处理，选择10路脉冲压缩信号中的最优输出并输出比较结果。其中，所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
如果目标回波信号延时为Nns，个位为N1。单个匹配滤波器的精度为10ns，可检测出信号在10ns精度以上的时间。而是用使回波信号输入可编程延时模块，得到信号0-9ns的延时信号，再分别经过匹配处理模块进行匹配处理，此时经过N1ns延时电路及匹配滤波后输出最大峰值，因此目标信号的延时为Nns，对应目标的距离为Nns*3*108m/s=0.3Nm。可见，采用本发明的数字匹配滤波电路，其基于FPGA的可编程延时模块可实现延时选择与控制，能够实现可编程延时，从而可以利用匹配处理完成对目标回波信号的延时时间检测，检测精度可提高至1ns，从而实现精度高达纳秒级的近程目标距离检测。
参考图9所示，根据本发明的较佳实施例，基于上述数字匹配滤波电路的数字匹配滤波方法，包括以下步骤：
输入目标回波信号；
可编程延时模块对所述目标回波信号提供0～9ns依次递增的延时处理，并输出9路延时信号以及1路未延时信号；
匹配处理模块对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；
所述数据处理模块对所述10路脉冲压缩信号进行数据比较，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
该方法中，优选地，所述FPGA的系统最小延时时间为1ns。

Claims (6)

1.一种数字匹配滤波电路，其特征在于，包括可编程延时模块、匹配处理模块及数据比较模块，所述可编程延时模块接收目标回波信号的输入并延时处理，所述可编程延时模块的输出与所述匹配处理模块的输入连接，所述匹配处理模块的输出与所述数据比较模块的输入连接，其中：
所述可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，所述9个可编程延时单元依次并联连接并对输入的目标回波信号提供1ns～9ns九级依次递增的延时处理，所述目标回波信号经所述可编程延时模块后输出9路延时信号以及1路未延时信号，其中：所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单元的输出端、且其另一个选择输入端与纵向延时单元的输入端相连，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现；
所述匹配处理模块由10组相同结构的匹配滤波器并联形成，用于对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；
所述数据比较模块用于对所述10路脉冲压缩信号进行比较处理，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
2.根据权利要求1所述的数字匹配滤波电路，其特征在于，所述可编程延时单元中的二选一选择器通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A1、A2端为信号输入端，A3端为信号选择控制端，通过控制A3的输入使A1输入的信号有效或A2输入的信号有效，从查找表单元的O端输出信号。
3.根据权利要求1所述的数字匹配滤波电路，其特征在于，所述基本延时单元通过布局布线方式约束在所述FPGA内部的一查找表单元中，该查找表单元的A0、A1、A2端输入为0，输入信号从A3端输入，经过该查找表单元后延时最小延时时间t0，从查找表单元的O端输出信号。
4.根据权利要求1-3中任意一项所述的数字匹配滤波电路，其特征在于，所述FPGA的系统最小延时时间为1ns。
5.一种基于权利要求1-4中任意一项所述数字匹配滤波电路的数字匹配滤波方法，其特征在于，包括以下步骤：
输入目标回波信号；
可编程延时模块对所述目标回波信号提供0～9ns依次递增的延时处理，并输出9路延时信号以及1路未延时信号；
匹配处理模块对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；
所述数据处理模块对所述10路脉冲压缩信号进行数据比较，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：
1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；
2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。
6.根据权利要求5所述的数字匹配滤波方法，其特征在于，所述方法中，所述FPGA的系统最小延时时间为1ns。
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