JPH0983483A - マッチドフィルタ - Google Patents
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- JPH0983483A JPH0983483A JP7263573A JP26357395A JPH0983483A JP H0983483 A JPH0983483 A JP H0983483A JP 7263573 A JP7263573 A JP 7263573A JP 26357395 A JP26357395 A JP 26357395A JP H0983483 A JPH0983483 A JP H0983483A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0254—Matched filters
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
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- Dram (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】
【目的】 演算速度を確保しつつ全体回路のリフレッ
シュを実行し得るマッチドフィルタを提供することを目
的とする。 【構成】 主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
シュを実行し得るマッチドフィルタを提供することを目
的とする。 【構成】 主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトラム拡散通信システムに有効なマ
ッチドフィルタに係り、時系列のアナログ入力電圧を保
持しかつＰＮ符号の値に応じて異なる経路の出力として
一旦保持したアナログ入力電圧を出力する複数のサンプ
ル・ホールド回路を有する主サンプル・ホールド回路
と、これらサンプル・ホールド回路の出力のうちＰＮ符
号の正負（「１」、「０」を「＋１」、「−１」として
取り扱う。）に対応する経路の出力を加算する第１、第
２加算器、および第１加算器の出力から第２加算器の出
力を減ずる減算器を含む加減算回路とを備えたマッチド
フィルタに関する。
Ｎ等のためのスペクトラム拡散通信システムに有効なマ
ッチドフィルタに係り、時系列のアナログ入力電圧を保
持しかつＰＮ符号の値に応じて異なる経路の出力として
一旦保持したアナログ入力電圧を出力する複数のサンプ
ル・ホールド回路を有する主サンプル・ホールド回路
と、これらサンプル・ホールド回路の出力のうちＰＮ符
号の正負（「１」、「０」を「＋１」、「−１」として
取り扱う。）に対応する経路の出力を加算する第１、第
２加算器、および第１加算器の出力から第２加算器の出
力を減ずる減算器を含む加減算回路とを備えたマッチド
フィルタに関する。
【０００２】
【従来の技術】この種のマッチドフィルタにつき本願出
願人は平成７年７月２８日付特許出願（整理番号ＹＺＮ
１９９５００２）においてマッチドフィルタを提案して
おり、ＰＮ（ｐｓｅｕｄｏ−ｎｏｉｓｅ）符号が１ビッ
トの符号列であることに注目し、マルチプレクサによる
乗算を行うことにより、回路の単純化を図っている。
願人は平成７年７月２８日付特許出願（整理番号ＹＺＮ
１９９５００２）においてマッチドフィルタを提案して
おり、ＰＮ（ｐｓｅｕｄｏ−ｎｏｉｓｅ）符号が１ビッ
トの符号列であることに注目し、マルチプレクサによる
乗算を行うことにより、回路の単純化を図っている。
【０００３】図１７は同出願に係るマッチドフィルタ回
路であり、図１８は同回路におけるサンプル・ホールド
回路Ｓ／Ｈを示す。このサンプル・ホールド回路Ｓ／Ｈ
はアナログ入力電圧ＶｉｎをキャパシタンスＣ１で保持
し、ＰＮ符号の正負に応じて出力端子ＶＨまたはＶＬに
このＶｉｎを導く。そしてこれら出力は別個の加算器Ａ
Ｄ１ｐ、ＡＤ１ｍで加算され、その後２段階の反転加算
ＡＤ２、ＡＤ３により正の成分から負の成分を減じる。
路であり、図１８は同回路におけるサンプル・ホールド
回路Ｓ／Ｈを示す。このサンプル・ホールド回路Ｓ／Ｈ
はアナログ入力電圧ＶｉｎをキャパシタンスＣ１で保持
し、ＰＮ符号の正負に応じて出力端子ＶＨまたはＶＬに
このＶｉｎを導く。そしてこれら出力は別個の加算器Ａ
Ｄ１ｐ、ＡＤ１ｍで加算され、その後２段階の反転加算
ＡＤ２、ＡＤ３により正の成分から負の成分を減じる。
【０００４】このようなアナログ型の演算回路において
はインバータやキャパシタンスにおける電荷残留により
オフセット電圧が生じ、出力精度が劣化するという問題
がある。このような電荷解消のためには容量部分を短絡
させる、いわゆるリフレッシュを行う必要があるが、こ
のリフレッシュ時には演算を停止しなければならないた
め全体の演算速度を犠牲にしなければならない。
はインバータやキャパシタンスにおける電荷残留により
オフセット電圧が生じ、出力精度が劣化するという問題
がある。このような電荷解消のためには容量部分を短絡
させる、いわゆるリフレッシュを行う必要があるが、こ
のリフレッシュ時には演算を停止しなければならないた
め全体の演算速度を犠牲にしなければならない。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたものであり、演算速
度を確保しつつ全体回路のリフレッシュを実行し得るマ
ッチドフィルタを提供することを目的とする。
来の問題点を解消すべく創案されたものであり、演算速
度を確保しつつ全体回路のリフレッシュを実行し得るマ
ッチドフィルタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかるマッチド
フィルタは、主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
フィルタは、主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うものであ
る。
【０００７】
【作用】本発明に係るマッチドフィルタによれば、高い
演算速度を確保しつつ演算精度を高め得る。
演算速度を確保しつつ演算精度を高め得る。
【０００８】
【実施例】次に本発明に係るマッチドフィルタの１実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【０００９】図１において、マッチドフィルタは従来の
サンプル・ホールド回路（図１７の複数のＳ／Ｈ）と同
様の主サンプル・ホールド回路ＳＨｍの他に補助サンプ
ル・ホールド回路ＳＨａ、ＳＨｂを有し、これら補助サ
ンプル・ホールド回路は主サンプル・ホールド回路で保
持されるべきデータの１つをそれぞれ保持する機能を持
つ。すなわち補助サンプル・ホールド回路は主サンプル
・ホールド回路における１個のサンプル・ホールド回路
の機能を代替し得るものであり、これによって主サンプ
ル・ホールド回路内のサンプル・ホールド回路を順次休
止することが可能になる。また補助サンプル・ホールド
回路はＳＨａ、ＳＨｂの２個設けられているので、いず
れか一方を休止し得る。
サンプル・ホールド回路（図１７の複数のＳ／Ｈ）と同
様の主サンプル・ホールド回路ＳＨｍの他に補助サンプ
ル・ホールド回路ＳＨａ、ＳＨｂを有し、これら補助サ
ンプル・ホールド回路は主サンプル・ホールド回路で保
持されるべきデータの１つをそれぞれ保持する機能を持
つ。すなわち補助サンプル・ホールド回路は主サンプル
・ホールド回路における１個のサンプル・ホールド回路
の機能を代替し得るものであり、これによって主サンプ
ル・ホールド回路内のサンプル・ホールド回路を順次休
止することが可能になる。また補助サンプル・ホールド
回路はＳＨａ、ＳＨｂの２個設けられているので、いず
れか一方を休止し得る。
【００１０】サンプル・ホールド回路ＳＨｍ、ＳＨａの
出力は第１加減算回路ＡＤＤ１に入力され、ＳＨｍ、Ｓ
Ｈｂの出力は第２加減算回路ＡＤＤ２に入力され、これ
ら加減算回路は従来の加減算回路と同様に、各サンプル
・ホールド回路の正負の出力（図１ではＳＨａ、ＳＨｂ
の正、負の出力をｐ、ｍで示し、ＳＨｍのＡＤＤ１のた
めの正負出力をｐ１、ｍ１、ＡＤＤ２のための正負出力
をｐ２、ｍ２で示している。）の加減算を行う。このよ
うに加減算回路を２個設けたことにより、一方の加減算
回路を休止することが可能である。そして加減算回路Ａ
ＤＤ１、ＡＤＤ２の出力はマルチプレクサＭＵＸｏによ
り選択的に出力され、アナログ出力電圧Ａｏｕｔとな
る。
出力は第１加減算回路ＡＤＤ１に入力され、ＳＨｍ、Ｓ
Ｈｂの出力は第２加減算回路ＡＤＤ２に入力され、これ
ら加減算回路は従来の加減算回路と同様に、各サンプル
・ホールド回路の正負の出力（図１ではＳＨａ、ＳＨｂ
の正、負の出力をｐ、ｍで示し、ＳＨｍのＡＤＤ１のた
めの正負出力をｐ１、ｍ１、ＡＤＤ２のための正負出力
をｐ２、ｍ２で示している。）の加減算を行う。このよ
うに加減算回路を２個設けたことにより、一方の加減算
回路を休止することが可能である。そして加減算回路Ａ
ＤＤ１、ＡＤＤ２の出力はマルチプレクサＭＵＸｏによ
り選択的に出力され、アナログ出力電圧Ａｏｕｔとな
る。
【００１１】図２は主サンプル・ホールド回路ＳＨｍを
より詳細に示し、かつ補助サンプル・ホールド回路を併
記したブロック図であり、主サンプル・ホールド回路Ｓ
Ｈｍは４個のサンプル・ホールド回路モジュールＳＨＭ
１、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４よりなる。これらサ
ンプル・ホールド回路は保持データに乗ずるべきＰＮ符
号の値によってｐ、ｍ２系統の出力を生成する。これら
出力は、ＳＨａの出力とＳＨｍの出力とを統合し、ＳＨ
ｂとＳＨｍの出力を統合して、それぞれＡＤＤ１、ＡＤ
Ｄ２に入力されている。ここにＡＤＤ１に入力されるべ
き正の成分をＯｓｈｐ１、負の成分をＯｓｈｍ１、ＡＤ
Ｄ２に入力されるべき正の成分をＯｓｈｐ２、負の成分
をＯｓｈｍ２とする。また、ＡＤＤ１における正の成分
の入力端子はｔｐ１、負の成分の入力端子はｔｍ１であ
り、ＡＤＤ２の正の成分の入力端子はｔｐ２、負の成分
の入力端子はｔｍ２である。
より詳細に示し、かつ補助サンプル・ホールド回路を併
記したブロック図であり、主サンプル・ホールド回路Ｓ
Ｈｍは４個のサンプル・ホールド回路モジュールＳＨＭ
１、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４よりなる。これらサ
ンプル・ホールド回路は保持データに乗ずるべきＰＮ符
号の値によってｐ、ｍ２系統の出力を生成する。これら
出力は、ＳＨａの出力とＳＨｍの出力とを統合し、ＳＨ
ｂとＳＨｍの出力を統合して、それぞれＡＤＤ１、ＡＤ
Ｄ２に入力されている。ここにＡＤＤ１に入力されるべ
き正の成分をＯｓｈｐ１、負の成分をＯｓｈｍ１、ＡＤ
Ｄ２に入力されるべき正の成分をＯｓｈｐ２、負の成分
をＯｓｈｍ２とする。また、ＡＤＤ１における正の成分
の入力端子はｔｐ１、負の成分の入力端子はｔｍ１であ
り、ＡＤＤ２の正の成分の入力端子はｔｐ２、負の成分
の入力端子はｔｍ２である。
【００１２】図３に示すように、サンプル・ホールド回
路モジュールＳＨＭ１は３２個の単位サンプル・ホール
ド回路ＳＨ１〜ＳＨ３２よりなり、ＳＨｍ全体として３
２×４＝１２８個のデータを保持し得る。ここにＳＨＭ
２〜ＳＨＭ４はＳＨＭ１と同様に構成されているので説
明を省略する。
路モジュールＳＨＭ１は３２個の単位サンプル・ホール
ド回路ＳＨ１〜ＳＨ３２よりなり、ＳＨｍ全体として３
２×４＝１２８個のデータを保持し得る。ここにＳＨＭ
２〜ＳＨＭ４はＳＨＭ１と同様に構成されているので説
明を省略する。
【００１３】図４に示すように、単位サンプル・ホール
ド回路ＳＨ１は入力電圧Ａｉｎに接続された入力スイッ
チＳＷＨ４１、この入力スイッチに接続された入力キャ
パシタンスＣｉｎ４を有し、入力キャパシタンスは、３
段の直列なＭＯＳインバータよりなるインバータ回路Ｉ
ＮＶ４に入力されている。ＩＮＶ４の出力はフィードバ
ックキャパシタンスＣｆ４を介してその入力にフィード
バックされ、ＩＮＶ４の高い閉ループゲインにより入出
力関係の線形性が確保されている。ＩＮＶ４は本願出願
人により出願された特開平０７−９４９５７号記載の回
路と同様であり、３段のＭＯＳインバータにより高いゲ
インを確保するとともに、接地キャパシタンスおよび平
衡レジスタンスにより発振を防止している。サンプル・
ホールド回路によるデータ保持を行う際にはＳＷＨ４１
を閉成した後に開放し、キャパシタンスＣｉｎ４、Ｃｆ
４に電荷を保持して、ＩＮＶ４の出力から入力電圧Ａｉ
ｎを出力する。ここにキャパシタンスＣｉｎ４、Ｃｆ４
の容量比は１対１であり、Ａｉｎの反転がそのままＩＮ
Ｖ４から出力される。インバータ回路ＩＮＶ４の出力に
はＯｓｈｐ１、Ｏｓｈｍ１、Ｏｓｈｐ２、Ｏｓｈｍ２に
対応したマルチプレクサＭＵＸ４１、ＭＵＸ４２、ＭＵ
Ｘ４３、ＭＵＸ４４が接続され、いずれか１個のマルチ
プレクサのみがＡｉｎを出力し、他のマルチプレクサは
基準電圧を出力する。ここに基準電圧は出力電圧の基準
であり、数値「０」に対応する。
ド回路ＳＨ１は入力電圧Ａｉｎに接続された入力スイッ
チＳＷＨ４１、この入力スイッチに接続された入力キャ
パシタンスＣｉｎ４を有し、入力キャパシタンスは、３
段の直列なＭＯＳインバータよりなるインバータ回路Ｉ
ＮＶ４に入力されている。ＩＮＶ４の出力はフィードバ
ックキャパシタンスＣｆ４を介してその入力にフィード
バックされ、ＩＮＶ４の高い閉ループゲインにより入出
力関係の線形性が確保されている。ＩＮＶ４は本願出願
人により出願された特開平０７−９４９５７号記載の回
路と同様であり、３段のＭＯＳインバータにより高いゲ
インを確保するとともに、接地キャパシタンスおよび平
衡レジスタンスにより発振を防止している。サンプル・
ホールド回路によるデータ保持を行う際にはＳＷＨ４１
を閉成した後に開放し、キャパシタンスＣｉｎ４、Ｃｆ
４に電荷を保持して、ＩＮＶ４の出力から入力電圧Ａｉ
ｎを出力する。ここにキャパシタンスＣｉｎ４、Ｃｆ４
の容量比は１対１であり、Ａｉｎの反転がそのままＩＮ
Ｖ４から出力される。インバータ回路ＩＮＶ４の出力に
はＯｓｈｐ１、Ｏｓｈｍ１、Ｏｓｈｐ２、Ｏｓｈｍ２に
対応したマルチプレクサＭＵＸ４１、ＭＵＸ４２、ＭＵ
Ｘ４３、ＭＵＸ４４が接続され、いずれか１個のマルチ
プレクサのみがＡｉｎを出力し、他のマルチプレクサは
基準電圧を出力する。ここに基準電圧は出力電圧の基準
であり、数値「０」に対応する。
【００１４】さらに単位サンプル・ホールド回路ＳＨ１
はリフレッシュのためのスイッチＳＷＨ４２、ＳＷＡ４
を有し、これらスイッチはマルチプレクサＭＵＸ４１〜
ＭＵＸ４４とともにコントロール信号Ｃｔｒｌ４によっ
てコントロールされる。ＳＷＨ４２はＶＲをＣｉｎ４に
接続し、ＳＷＡ４はＩＮＶ４の入出力を短絡させるもの
であり、これらスイッチを閉成することにより、ＳＨ１
はリフレッシュされ、オフセットが解消される。このリ
フレッシュの期間にはＳＨ１はＡｉｎの保持、出力は不
可能であり、その代替としてＳＨａあるいはＳＨｂが使
用される。このリフレッシュに際しては、ＭＵＸ４１〜
ＭＵＸ４４は基準電圧を出力するように設定され、加減
算回路に対して基準電圧を出力する。
はリフレッシュのためのスイッチＳＷＨ４２、ＳＷＡ４
を有し、これらスイッチはマルチプレクサＭＵＸ４１〜
ＭＵＸ４４とともにコントロール信号Ｃｔｒｌ４によっ
てコントロールされる。ＳＷＨ４２はＶＲをＣｉｎ４に
接続し、ＳＷＡ４はＩＮＶ４の入出力を短絡させるもの
であり、これらスイッチを閉成することにより、ＳＨ１
はリフレッシュされ、オフセットが解消される。このリ
フレッシュの期間にはＳＨ１はＡｉｎの保持、出力は不
可能であり、その代替としてＳＨａあるいはＳＨｂが使
用される。このリフレッシュに際しては、ＭＵＸ４１〜
ＭＵＸ４４は基準電圧を出力するように設定され、加減
算回路に対して基準電圧を出力する。
【００１５】なおＳＨ２〜ＳＨ３２はＳＨ１と同様に構
成されているので説明を省略する。
成されているので説明を省略する。
【００１６】図５に示すように、補助サンプル・ホール
ド回路ＳＨａは、単位サンプル・ホールド回路における
４個のマルチプレクサを２個とした回路であり、ＡＤＤ
１に対する出力Ｏｓｈｐ１、Ｏｓｈｍ１のみを出力す
る。図中、ＳＷＨ５１はＡｉｎを入力キャパシタンスＣ
ｉｎ５に接続するためのスイッチ、ＳＷＨ５２はＶＲを
Ｃｉｎ５に接続するためのスイッチ、ＩＮＶ５はＣｉｎ
５に接続された３段ＭＯＳインバータ回路、Ｃｆ５はＩ
ＮＶ５の入出力を短絡するためのスイッチ、ＭＵＸ５１
はＩＮＶ５の出力をＯｓｈｐ１として出力するためのマ
ルチプレクサ、ＭＵＸ５２はＩＮＶ５の出力をＯｓｈｍ
１として出力するためのマルチプレクサである。ここに
キャパシタンスＣｉｎ５、Ｃｆ５の容量比は１対１であ
り、Ａｉｎの反転がそのままＩＮＶ５から出力される。
ド回路ＳＨａは、単位サンプル・ホールド回路における
４個のマルチプレクサを２個とした回路であり、ＡＤＤ
１に対する出力Ｏｓｈｐ１、Ｏｓｈｍ１のみを出力す
る。図中、ＳＷＨ５１はＡｉｎを入力キャパシタンスＣ
ｉｎ５に接続するためのスイッチ、ＳＷＨ５２はＶＲを
Ｃｉｎ５に接続するためのスイッチ、ＩＮＶ５はＣｉｎ
５に接続された３段ＭＯＳインバータ回路、Ｃｆ５はＩ
ＮＶ５の入出力を短絡するためのスイッチ、ＭＵＸ５１
はＩＮＶ５の出力をＯｓｈｐ１として出力するためのマ
ルチプレクサ、ＭＵＸ５２はＩＮＶ５の出力をＯｓｈｍ
１として出力するためのマルチプレクサである。ここに
キャパシタンスＣｉｎ５、Ｃｆ５の容量比は１対１であ
り、Ａｉｎの反転がそのままＩＮＶ５から出力される。
【００１７】スイッチＳＷＨ５１、ＳＷＨ５２、ＳＷＡ
５、ＭＵＸ５１、ＭＵＸ５２はコントロール信号Ｃｔｒ
ｌ５によってコントロールされ、リフレッシュ時には、
ＳＷＨ５１を開放してＳＷＨ５２を閉成し、ＳＷＡ５を
閉成するとともに、ＭＵＸ５１、ＭＵＸ５２が基準電圧
を出力するように設定する。これによってオフセット電
圧が解消されるとともに、加減算回路に対する出力は基
準電圧となる。なお補助サンプル・ホールド回路ＳＨｂ
は同様の構成により、ＡＤＤ２に対する出力Ｏｓｈｐ
２、Ｏｓｈｍ２を生成する。
５、ＭＵＸ５１、ＭＵＸ５２はコントロール信号Ｃｔｒ
ｌ５によってコントロールされ、リフレッシュ時には、
ＳＷＨ５１を開放してＳＷＨ５２を閉成し、ＳＷＡ５を
閉成するとともに、ＭＵＸ５１、ＭＵＸ５２が基準電圧
を出力するように設定する。これによってオフセット電
圧が解消されるとともに、加減算回路に対する出力は基
準電圧となる。なお補助サンプル・ホールド回路ＳＨｂ
は同様の構成により、ＡＤＤ２に対する出力Ｏｓｈｐ
２、Ｏｓｈｍ２を生成する。
【００１８】図６において、前記スイッチＳＷＡ４（図
４）はｐＭＯＳのドレイン、ソースとｎＭＯＳのソー
ス、ドレインとを相互に接続してなるトランジスタＴ６
をコントロール信号Ｃｔｒｌ６によって開閉するもので
ある。Ｔｒ６のｐＭＯＳのドレインにはダミートランジ
スタＤＴ６を介して入力電圧Ｖｉｎ６が接続され、Ｃｔ
ｒｌ６はＴ６のｎＭＯＳおよびＤＴ６のｐＭＯＳのゲー
トに入力されるとともに、インバータＩＮＶ６を介して
Ｔ６のｐＭＯＳのゲートおよびＤＴ６のｎＭＯＳのゲー
トに入力されている。これによってＣｔｒｌ６がハイ・
レベルのときにＴ６は閉成される。またＤＴ６はＴ６と
は逆極性のＭＯＳを並列接続してなり、Ｃｉｎ４のオフ
セットを解消して出力Ｖｏｕｔ６の精度を高めている。
なおＳＷＡ５はＳＷＡ４と同様に構成されているので説
明を省略する。
４）はｐＭＯＳのドレイン、ソースとｎＭＯＳのソー
ス、ドレインとを相互に接続してなるトランジスタＴ６
をコントロール信号Ｃｔｒｌ６によって開閉するもので
ある。Ｔｒ６のｐＭＯＳのドレインにはダミートランジ
スタＤＴ６を介して入力電圧Ｖｉｎ６が接続され、Ｃｔ
ｒｌ６はＴ６のｎＭＯＳおよびＤＴ６のｐＭＯＳのゲー
トに入力されるとともに、インバータＩＮＶ６を介して
Ｔ６のｐＭＯＳのゲートおよびＤＴ６のｎＭＯＳのゲー
トに入力されている。これによってＣｔｒｌ６がハイ・
レベルのときにＴ６は閉成される。またＤＴ６はＴ６と
は逆極性のＭＯＳを並列接続してなり、Ｃｉｎ４のオフ
セットを解消して出力Ｖｏｕｔ６の精度を高めている。
なおＳＷＡ５はＳＷＡ４と同様に構成されているので説
明を省略する。
【００１９】図７において、スイッチＳＷＨ４１（図
４）はＳＷＡ４におけるトランジスタとダミートランジ
スタの配列を逆転させたものであり、出力側のオフセッ
トを解消し得る。図中、Ｔ７は入力電圧Ｖｉｎに対して
ｎＭＯＳとｐＭＯＳを並列接続してなるＭＯＳスイッ
チ、ＤＴ７はＴ７と逆極性のＭＯＳをＴ７の出力に接続
したダミートランジスタ、ＩＮＶ７はＴ７のコントロー
ル信号Ｃｔｒｌ７をＴ７のｐＭＯＳ、ＤＴ７のｎＭＯＳ
に導くインバータである。なおスイッチＳＷＨ４２、Ｓ
ＷＨ５１、ＳＷＨ５２は同様に構成されているので説明
を省略する。
４）はＳＷＡ４におけるトランジスタとダミートランジ
スタの配列を逆転させたものであり、出力側のオフセッ
トを解消し得る。図中、Ｔ７は入力電圧Ｖｉｎに対して
ｎＭＯＳとｐＭＯＳを並列接続してなるＭＯＳスイッ
チ、ＤＴ７はＴ７と逆極性のＭＯＳをＴ７の出力に接続
したダミートランジスタ、ＩＮＶ７はＴ７のコントロー
ル信号Ｃｔｒｌ７をＴ７のｐＭＯＳ、ＤＴ７のｎＭＯＳ
に導くインバータである。なおスイッチＳＷＨ４２、Ｓ
ＷＨ５１、ＳＷＨ５２は同様に構成されているので説明
を省略する。
【００２０】図８において、マルチプレクサＭＵＸ５１
（図５）は２個の並列なＭＯＳスイッチを逆極性のコン
トロール信号で開閉するものであり、入力電圧Ｖｉｎ８
１、Ｖｉｎ８２に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるＭＯＳスイッチＴ８１、Ｔ８２が設けられてい
る。コントロール信号Ｃｔｒｌ８はＴ８１のｎＭＯＳの
ゲートおよびＴ８２のｐＭＯＳのゲートに入力され、さ
らにインバータＩＮＶ８を介して、Ｔ８１のｐＭＯＳの
ゲート、Ｔ８２のｎＭＯＳのゲートに入力されている。
Ｃｔｒｌ８がハイ・レベルのとき、Ｔ８１が閉成され、
ロー・レベルのときＴ８２が閉成される。これによっ
て、Ｖｉｎ８１またはＶｉｎ８２が出力Ｖｏｕｔ８とし
て出力される。なおマルチプレクサＭＵＸｏ、ＭＵＸ４
１、ＭＵＸ４２、、ＭＵＸ４３、ＭＵＸ４４、ＭＵＸ５
２は同様に構成されているので説明を省略する。
（図５）は２個の並列なＭＯＳスイッチを逆極性のコン
トロール信号で開閉するものであり、入力電圧Ｖｉｎ８
１、Ｖｉｎ８２に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるＭＯＳスイッチＴ８１、Ｔ８２が設けられてい
る。コントロール信号Ｃｔｒｌ８はＴ８１のｎＭＯＳの
ゲートおよびＴ８２のｐＭＯＳのゲートに入力され、さ
らにインバータＩＮＶ８を介して、Ｔ８１のｐＭＯＳの
ゲート、Ｔ８２のｎＭＯＳのゲートに入力されている。
Ｃｔｒｌ８がハイ・レベルのとき、Ｔ８１が閉成され、
ロー・レベルのときＴ８２が閉成される。これによっ
て、Ｖｉｎ８１またはＶｉｎ８２が出力Ｖｏｕｔ８とし
て出力される。なおマルチプレクサＭＵＸｏ、ＭＵＸ４
１、ＭＵＸ４２、、ＭＵＸ４３、ＭＵＸ４４、ＭＵＸ５
２は同様に構成されているので説明を省略する。
【００２１】図９において、加減算器ＡＤＤ１（図１）
はＯｓｈｐ１を加算するための４個の加算部ＡＤＤ３３
−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３２−
３、およびＯｓｈｍ１を加算するための４個の加算部Ａ
ＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤ
Ｄ３２−６を有する。加算部ＡＤＤ３３−１、ＡＤＤ３
３−２は３３入力の加算部であり、ＳＨＭ１とＳＨａの
正負の出力の加算を行う。ＡＤＤ３２−１、ＡＤＤ３２
−２、ＡＤＤ３２−３は３２入力の加算部であり、ＳＨ
Ｍ２、ＳＨＭ３、ＳＨＭ４の正の出力の加算を行う。Ａ
ＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６は３２
入力の加算部であり、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４の
負の出力の加算を行う。またＯｓｈｐ１、Ｏｓｈｍ１の
加算結果はＳＵＢ９に入力され、前者から後者が減算さ
れる。加減算器ＡＤＤ１の休止、リフレッシュはコント
ロール信号Ｃｔｒｌ９によりコントロールされ、前述の
ように、このときサンプル・ホールド回路ＳＨｍにおけ
る対応するマルチプレクサＭＵＸ４１、ＭＵＸ４２（図
４）、およびサンプル・ホールド回路ＳＨａにおけるマ
ルチプレクサＭＵＸ５１、ＭＵＸ５２（図５）は基準電
圧を出力するようにコントロールされる。従って全ての
加算回路の出力、すなわち減算回路の全入力は基準電圧
となり、加減算回路はＡＤＤ１は基準電圧をＶｏｕｔ９
として出力する。なおＡＤＤ２はＡＤＤ１と同様に構成
されているので説明を省略する。
はＯｓｈｐ１を加算するための４個の加算部ＡＤＤ３３
−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３２−
３、およびＯｓｈｍ１を加算するための４個の加算部Ａ
ＤＤ３３−２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤ
Ｄ３２−６を有する。加算部ＡＤＤ３３−１、ＡＤＤ３
３−２は３３入力の加算部であり、ＳＨＭ１とＳＨａの
正負の出力の加算を行う。ＡＤＤ３２−１、ＡＤＤ３２
−２、ＡＤＤ３２−３は３２入力の加算部であり、ＳＨ
Ｍ２、ＳＨＭ３、ＳＨＭ４の正の出力の加算を行う。Ａ
ＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６は３２
入力の加算部であり、ＳＨＭ２、ＳＨＭ３、ＳＨＭ４の
負の出力の加算を行う。またＯｓｈｐ１、Ｏｓｈｍ１の
加算結果はＳＵＢ９に入力され、前者から後者が減算さ
れる。加減算器ＡＤＤ１の休止、リフレッシュはコント
ロール信号Ｃｔｒｌ９によりコントロールされ、前述の
ように、このときサンプル・ホールド回路ＳＨｍにおけ
る対応するマルチプレクサＭＵＸ４１、ＭＵＸ４２（図
４）、およびサンプル・ホールド回路ＳＨａにおけるマ
ルチプレクサＭＵＸ５１、ＭＵＸ５２（図５）は基準電
圧を出力するようにコントロールされる。従って全ての
加算回路の出力、すなわち減算回路の全入力は基準電圧
となり、加減算回路はＡＤＤ１は基準電圧をＶｏｕｔ９
として出力する。なおＡＤＤ２はＡＤＤ１と同様に構成
されているので説明を省略する。
【００２２】図１０において、ＡＤＤ３２−１は同一容
量の３２個のキャパシタンスＣ１０１〜Ｃ１０３２を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１０
に接続されている。ＩＮＶ１０の出力はフィードバック
キャパシタンスＣｆ１０によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１０として出力する。ここにＣ１０１
〜Ｃ１０３２の容量とＣｆ１０の容量の比は１対３２で
あり、例えばＣ１０１〜Ｃ１０３２に等しい入力電圧が
印加されたとき、ＩＮＶ１０は各入力電圧に等しい電圧
を出力する。さらにＩＮＶ１０にはその入出力を短絡さ
せるスイッチＳＷＡ１０（ＳＷＡ４と同一構成）が接続
され、コントロール信号Ｃｔｒｌ１０によって閉成され
たときにＡＤＤ３２−１をリフレッシュする。なおＡＤ
Ｄ３２−２〜ＡＤＤ３２−６は同様に構成されているの
で説明を省略する。
量の３２個のキャパシタンスＣ１０１〜Ｃ１０３２を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１０
に接続されている。ＩＮＶ１０の出力はフィードバック
キャパシタンスＣｆ１０によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１０として出力する。ここにＣ１０１
〜Ｃ１０３２の容量とＣｆ１０の容量の比は１対３２で
あり、例えばＣ１０１〜Ｃ１０３２に等しい入力電圧が
印加されたとき、ＩＮＶ１０は各入力電圧に等しい電圧
を出力する。さらにＩＮＶ１０にはその入出力を短絡さ
せるスイッチＳＷＡ１０（ＳＷＡ４と同一構成）が接続
され、コントロール信号Ｃｔｒｌ１０によって閉成され
たときにＡＤＤ３２−１をリフレッシュする。なおＡＤ
Ｄ３２−２〜ＡＤＤ３２−６は同様に構成されているの
で説明を省略する。
【００２３】図１１において、ＡＤＤ３３−１は同一容
量の３３個のキャパシタンスＣ１１１〜Ｃ１１３３を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１１
に接続されている。ＩＮＶ１１の出力はフィードバック
キャパシタンスＣｆ１１によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１１として出力する。前記Ｃ１１１〜
Ｃ１１３３の容量とＣｆ１１の容量の比は１対３２であ
り、ＡＤＤ３２−１と同様の重み付けが為されている。
ここにＣ１１１Ｃ１１３３のいずれか１個には無効の入
力（基準電圧）が入力されるため、１個の入力のキャパ
シタンスを無視した比率設定になっている。従って、例
えばＣ１１１〜Ｃ１１３３に等しい入力電圧が印加され
たとき、ＩＮＶ１１は各入力電圧に等しい電圧を出力す
る。さらにＩＮＶ１１にはその入出力を短絡させるスイ
ッチＳＷＡ１１（ＳＷＡ４と同一構成）が接続され、コ
ントロール信号Ｃｔｒｌ１１によって閉成されたときに
ＡＤＤ３３−１をリフレッシュする。前記したように、
リフレッシュ時には加算器の入力は全て基準電圧とな
り、インバータＩＮＶ１０の入出力が短絡されることに
より、出力Ｖｏｕｔ１０は基準電圧となる。なおＡＤＤ
３３−２は同様に構成されているので説明を省略する。
量の３３個のキャパシタンスＣ１１１〜Ｃ１１３３を並
列接続してなる容量結合を有し、その出力は３段の直列
なＭＯＳインバータよりなるインバータ回路ＩＮＶ１１
に接続されている。ＩＮＶ１１の出力はフィードバック
キャパシタンスＣｆ１１によってその入力にフィードバ
ックされ、良好な線形特性により容量結合の出力をその
まま出力Ｖｏｕｔ１１として出力する。前記Ｃ１１１〜
Ｃ１１３３の容量とＣｆ１１の容量の比は１対３２であ
り、ＡＤＤ３２−１と同様の重み付けが為されている。
ここにＣ１１１Ｃ１１３３のいずれか１個には無効の入
力（基準電圧）が入力されるため、１個の入力のキャパ
シタンスを無視した比率設定になっている。従って、例
えばＣ１１１〜Ｃ１１３３に等しい入力電圧が印加され
たとき、ＩＮＶ１１は各入力電圧に等しい電圧を出力す
る。さらにＩＮＶ１１にはその入出力を短絡させるスイ
ッチＳＷＡ１１（ＳＷＡ４と同一構成）が接続され、コ
ントロール信号Ｃｔｒｌ１１によって閉成されたときに
ＡＤＤ３３−１をリフレッシュする。前記したように、
リフレッシュ時には加算器の入力は全て基準電圧とな
り、インバータＩＮＶ１０の入出力が短絡されることに
より、出力Ｖｏｕｔ１０は基準電圧となる。なおＡＤＤ
３３−２は同様に構成されているので説明を省略する。
【００２４】図１２において、減算器ＳＵＢ９はＡＤＤ
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３の出力（ｐ１、ｐ２、ｐ３、ｐ４で示す。）を加
算するための４個のキャパシタンスＣｐ１、Ｃｐ２、Ｃ
ｐ３、Ｃｐ４よりなる容量結合を有し、その出力は３段
の直列なＭＯＳインバータよりなるインバータ回路ＩＮ
Ｖ１２１に入力されている。ＩＮＶ１２１の出力はフィ
ードバックキャパシタンスＣｆ１２１によってその入力
にフィードバックされ、線形特性が確保されている。Ｉ
ＮＶ１２１の後段にはキャパシタンスＣ１２を介して同
様のインバータ回路ＩＮＶ１２２が接続され、ＩＮＶ１
２２にはキャパシタンスＣｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ
４よりなる容量結合が接続されている。またＩＮＶ１２
２にはフィードバックキャパシタンスＣｆ１２２が接続
されている。これらキャパシタンスにはＡＤＤ３３−
２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６
の負の出力（ｍ１、ｍ２、ｍ３、ｍ４で示す。）が接続
され、これらの加算結果が出力される。ＩＮＶ１２１の
出力はｐ１〜ｐ４の加算結果の反転であり、これはＣ１
２およびＣｍ１〜Ｃｍ４よりなる容量結合においてｍ１
〜ｍ４の和と加算される。さらにこの加算結果はＩＮＶ
１２２において反転されるため、ｐ１〜ｐ４の加算結果
からｍ１〜ｍ４の加算結果を減じた値がＩＮＶ１２２の
出力Ｖｏｕｔ１２として生じる。ここにキャパシタンス
Ｃｐ１〜Ｃｐ４の各容量とＣｆ１２１の容量の比は１対
４であり、例えばＣｐ１〜Ｃｐ４に等しい入力電圧が印
加されたとき、ＩＮＶ１２１は各入力電圧に等しい電圧
を出力する。一方キャパシタンスＣｍ１〜Ｃｍ４の各容
量とキャパシタンスＣ１２、Ｃｆ１２２の容量の比は１
対４対４であり、Ｃｐ１〜Ｃｐ４の入力とＣｍ１〜Ｃｍ
４の入力に均等の重みが与えられている。例えば入力が
全て等しい正または負の値を持つとき最終出力Ｖｏｕｔ
１２はその入力と等しくなる。さらにＩＮＶ１２１、Ｉ
ＮＶ１２２にはリフレッシュのためのスイッチＳＷＡ１
２１、ＳＷＡ１２２が接続され、コントロール信号Ｃｔ
ｒｌ１２によってコントロールされている。
３３−１、ＡＤＤ３２−１、ＡＤＤ３２−２、ＡＤＤ３
２−３の出力（ｐ１、ｐ２、ｐ３、ｐ４で示す。）を加
算するための４個のキャパシタンスＣｐ１、Ｃｐ２、Ｃ
ｐ３、Ｃｐ４よりなる容量結合を有し、その出力は３段
の直列なＭＯＳインバータよりなるインバータ回路ＩＮ
Ｖ１２１に入力されている。ＩＮＶ１２１の出力はフィ
ードバックキャパシタンスＣｆ１２１によってその入力
にフィードバックされ、線形特性が確保されている。Ｉ
ＮＶ１２１の後段にはキャパシタンスＣ１２を介して同
様のインバータ回路ＩＮＶ１２２が接続され、ＩＮＶ１
２２にはキャパシタンスＣｍ１、Ｃｍ２、Ｃｍ３、Ｃｍ
４よりなる容量結合が接続されている。またＩＮＶ１２
２にはフィードバックキャパシタンスＣｆ１２２が接続
されている。これらキャパシタンスにはＡＤＤ３３−
２、ＡＤＤ３２−４、ＡＤＤ３２−５、ＡＤＤ３２−６
の負の出力（ｍ１、ｍ２、ｍ３、ｍ４で示す。）が接続
され、これらの加算結果が出力される。ＩＮＶ１２１の
出力はｐ１〜ｐ４の加算結果の反転であり、これはＣ１
２およびＣｍ１〜Ｃｍ４よりなる容量結合においてｍ１
〜ｍ４の和と加算される。さらにこの加算結果はＩＮＶ
１２２において反転されるため、ｐ１〜ｐ４の加算結果
からｍ１〜ｍ４の加算結果を減じた値がＩＮＶ１２２の
出力Ｖｏｕｔ１２として生じる。ここにキャパシタンス
Ｃｐ１〜Ｃｐ４の各容量とＣｆ１２１の容量の比は１対
４であり、例えばＣｐ１〜Ｃｐ４に等しい入力電圧が印
加されたとき、ＩＮＶ１２１は各入力電圧に等しい電圧
を出力する。一方キャパシタンスＣｍ１〜Ｃｍ４の各容
量とキャパシタンスＣ１２、Ｃｆ１２２の容量の比は１
対４対４であり、Ｃｐ１〜Ｃｐ４の入力とＣｍ１〜Ｃｍ
４の入力に均等の重みが与えられている。例えば入力が
全て等しい正または負の値を持つとき最終出力Ｖｏｕｔ
１２はその入力と等しくなる。さらにＩＮＶ１２１、Ｉ
ＮＶ１２２にはリフレッシュのためのスイッチＳＷＡ１
２１、ＳＷＡ１２２が接続され、コントロール信号Ｃｔ
ｒｌ１２によってコントロールされている。
【００２５】図１３に示すように、以上のマッチドフィ
ルタは、サンプル・ホールド回路においてアナログ入力
電圧を順次サンプリングおよびホールディングしつつ間
欠的にいずれか１個のサンプル・ホールド回路のリフレ
ッシュを行っている。図中、ＳＨ１〜ＳＨ１２８は各単
位サンプル・ホールド回路ＳＨ１〜ＳＨ１２８のサンプ
リングおよびホールディングのタイミングを示し、ＳＨ
ａ、ＳＨｂは補助サンプル・ホールド回路のサンプリン
グおよびホールディングのタイミングを示す。ここに１
回のサンプリングおよびホールディングの期間Ｔｃは、
サンプル・ホールド回路におけるキャパシタンス（図４
ではＣｉｎ４，Ｃｆ４）を充電するために充分な時間と
されている。第１の周期においてＳＨ１〜ＳＨ１２８に
よるサンプリングおよびホールディングが順次実行され
（図中ＳＨ１２８の前に記載された破線はＳＨ４〜ＳＨ
１２７の期間の表示を省略したことを示す。）、その後
補助サンプル・ホールド回路ＳＨａによるサンプリング
およびホールディングが行われている。第１周期と同様
のタイミングを考えれば、このとき第２周期のＳＨ１に
よるサンプリングおよびホールディングが行われること
になるが、ＳＨ１は休止している。そしてＲＳＨ１（Ｓ
Ｈ１〜ＳＨ１２８のリフレッシュのタイミングをＲＳＨ
１〜ＲＳＨ１２８で示す。）で示すように、このＳＨ１
の休止期間にＳＨ１のリフレッシュが行われている。第
３周期においてはＳＨ２が休止し、これに替えて補助サ
ンプル・ホールド回路ＳＨｂが使用され、このときＳＨ
２のリフレッシュが行われる。その後１周期ごとにＳＨ
３〜ＳＨ１２８の休止およびリフレッシュが実行され、
その単位サンプル・ホールド回路に替えてＳＨａおよび
ＳＨｂが交互に使用される。前記Ｔｃを基準にすると、
ＳＨａ、ＳＨｂは持続時間Ｔｃ、周期２５８Ｔｃであ
り、ＲＳＨ１〜ＲＳＨ１２８は持続時間１２８Ｔｃ、周
期１２９×１２８Ｔｃである。
ルタは、サンプル・ホールド回路においてアナログ入力
電圧を順次サンプリングおよびホールディングしつつ間
欠的にいずれか１個のサンプル・ホールド回路のリフレ
ッシュを行っている。図中、ＳＨ１〜ＳＨ１２８は各単
位サンプル・ホールド回路ＳＨ１〜ＳＨ１２８のサンプ
リングおよびホールディングのタイミングを示し、ＳＨ
ａ、ＳＨｂは補助サンプル・ホールド回路のサンプリン
グおよびホールディングのタイミングを示す。ここに１
回のサンプリングおよびホールディングの期間Ｔｃは、
サンプル・ホールド回路におけるキャパシタンス（図４
ではＣｉｎ４，Ｃｆ４）を充電するために充分な時間と
されている。第１の周期においてＳＨ１〜ＳＨ１２８に
よるサンプリングおよびホールディングが順次実行され
（図中ＳＨ１２８の前に記載された破線はＳＨ４〜ＳＨ
１２７の期間の表示を省略したことを示す。）、その後
補助サンプル・ホールド回路ＳＨａによるサンプリング
およびホールディングが行われている。第１周期と同様
のタイミングを考えれば、このとき第２周期のＳＨ１に
よるサンプリングおよびホールディングが行われること
になるが、ＳＨ１は休止している。そしてＲＳＨ１（Ｓ
Ｈ１〜ＳＨ１２８のリフレッシュのタイミングをＲＳＨ
１〜ＲＳＨ１２８で示す。）で示すように、このＳＨ１
の休止期間にＳＨ１のリフレッシュが行われている。第
３周期においてはＳＨ２が休止し、これに替えて補助サ
ンプル・ホールド回路ＳＨｂが使用され、このときＳＨ
２のリフレッシュが行われる。その後１周期ごとにＳＨ
３〜ＳＨ１２８の休止およびリフレッシュが実行され、
その単位サンプル・ホールド回路に替えてＳＨａおよび
ＳＨｂが交互に使用される。前記Ｔｃを基準にすると、
ＳＨａ、ＳＨｂは持続時間Ｔｃ、周期２５８Ｔｃであ
り、ＲＳＨ１〜ＲＳＨ１２８は持続時間１２８Ｔｃ、周
期１２９×１２８Ｔｃである。
【００２６】補助サンプル・ホールド回路ＳＨａ、ＳＨ
ｂは一方の使用期間中に他方がリフレッシュされる（図
中ＳＨａ、ＳＨｂのリフレッシュのタイミングをＲＳＨ
ａ、ＲＳＨｂで示す。）。例えば第２周期ではＳＨｂの
リフレッシュが開始され、第３周期におけるＳＨｂの使
用開始直前まで続行される。その後ＳＨａの使用直前ま
でのＳＨｂのリフレッシュ、ＳＨｂ使用直前までのＳＨ
ａのリフレッシュが交互に繰り返される。ここにＲＳＨ
ａ、ＲＳＨｂは持続時間１３０Ｔｃ、周期２５８Ｔｃで
ある。
ｂは一方の使用期間中に他方がリフレッシュされる（図
中ＳＨａ、ＳＨｂのリフレッシュのタイミングをＲＳＨ
ａ、ＲＳＨｂで示す。）。例えば第２周期ではＳＨｂの
リフレッシュが開始され、第３周期におけるＳＨｂの使
用開始直前まで続行される。その後ＳＨａの使用直前ま
でのＳＨｂのリフレッシュ、ＳＨｂ使用直前までのＳＨ
ａのリフレッシュが交互に繰り返される。ここにＲＳＨ
ａ、ＲＳＨｂは持続時間１３０Ｔｃ、周期２５８Ｔｃで
ある。
【００２７】図２、図９に示すように、補助サンプル・
ホールド回路ＳＨａ、ＳＨｂは一方の加減算回路ＡＤＤ
１、ＡＤＤ２にそれぞれ接続され、従って補助サンプル
・ホールド回路の選択に対応した加減算回路の選択が必
要である。すなわちＳＨａ使用時にはＡＤＤ１が使用さ
れ、ＳＨｂ使用時にはＡＤＤ２が選択される。加減算回
路は一方の使用時期に他方がリフレッシュされる。図
中、ＲＡＤＤ１、ＲＡＤＤ２はＡＤＤ１、ＡＤＤ２のリ
フレッシュのタイミングを示す。ここにＲＡＤＤ１、Ｒ
ＡＤＤ２は持続時間１２９Ｔｃ、周期２５８Ｔｃであ
る。
ホールド回路ＳＨａ、ＳＨｂは一方の加減算回路ＡＤＤ
１、ＡＤＤ２にそれぞれ接続され、従って補助サンプル
・ホールド回路の選択に対応した加減算回路の選択が必
要である。すなわちＳＨａ使用時にはＡＤＤ１が使用さ
れ、ＳＨｂ使用時にはＡＤＤ２が選択される。加減算回
路は一方の使用時期に他方がリフレッシュされる。図
中、ＲＡＤＤ１、ＲＡＤＤ２はＡＤＤ１、ＡＤＤ２のリ
フレッシュのタイミングを示す。ここにＲＡＤＤ１、Ｒ
ＡＤＤ２は持続時間１２９Ｔｃ、周期２５８Ｔｃであ
る。
【００２８】マルチプレクサＭＵＸｏは選択された加減
算回路の出力を選択し、常に有効なデータをＡｏｕｔと
して出力する。
算回路の出力を選択し、常に有効なデータをＡｏｕｔと
して出力する。
【００２９】アナログ入力電圧に乗ずるべきＰＮ符号は
１周期ごとに循環して使用され、各単位サンプル・ホー
ルド回路へのＰＮ符号は、図１４に示すように、シフト
レジスタに格納されている。このシフトレジスタには１
サンプリン・ホールド周期ごとにクロックＣＬＫ１４が
入力され、その都度ＰＮ符号がシフトされる。シフトレ
ジスタの終端に至ったＰＮ符号はその始端に戻される。
図中ＳＨ１、ＳＨ２、ＳＨ３、．．．、ＳＨ１２８に与
えるべきＰＮ符号をＰＮ１、ＰＮ２、ＰＮ３、．．．、
ＰＮ１２８で示している。
１周期ごとに循環して使用され、各単位サンプル・ホー
ルド回路へのＰＮ符号は、図１４に示すように、シフト
レジスタに格納されている。このシフトレジスタには１
サンプリン・ホールド周期ごとにクロックＣＬＫ１４が
入力され、その都度ＰＮ符号がシフトされる。シフトレ
ジスタの終端に至ったＰＮ符号はその始端に戻される。
図中ＳＨ１、ＳＨ２、ＳＨ３、．．．、ＳＨ１２８に与
えるべきＰＮ符号をＰＮ１、ＰＮ２、ＰＮ３、．．．、
ＰＮ１２８で示している。
【００３０】各単位サンプル・ホールド回路のサンプリ
ングおよびホールディングを実行させるための信号（１
個の「１」信号と１２７個の「０」信号よりなり、
「１」信号が入力されたサンプル・ホールド回路のみが
サンプリングおよびホールディングを行う。）は図１５
に示すシフトレジスタに格納され、図１４と同様に、こ
の信号を循環させることにより、サンプリングおよびホ
ールディングを実行する。但し、補助サンプル・ホール
ド回路によって代替されるタイミングのときには、この
サンプル・ホールドを休止しなければならないので、Ｓ
ＨａとＳＨｂのＮＯＲをとり、これと各サンプル・ホー
ルド信号とのＡＮＤを最終的なサンプル・ホールド信号
としている。図中、ＳＨ１〜ＳＨ１２８が最終的なサン
プル・ホールド信号であり、ＳＨ１’〜ＳＨ１２８’は
補助サンプル・ホールド回路の信号とのＡＮＤを取る前
の一定周期の信号である。
ングおよびホールディングを実行させるための信号（１
個の「１」信号と１２７個の「０」信号よりなり、
「１」信号が入力されたサンプル・ホールド回路のみが
サンプリングおよびホールディングを行う。）は図１５
に示すシフトレジスタに格納され、図１４と同様に、こ
の信号を循環させることにより、サンプリングおよびホ
ールディングを実行する。但し、補助サンプル・ホール
ド回路によって代替されるタイミングのときには、この
サンプル・ホールドを休止しなければならないので、Ｓ
ＨａとＳＨｂのＮＯＲをとり、これと各サンプル・ホー
ルド信号とのＡＮＤを最終的なサンプル・ホールド信号
としている。図中、ＳＨ１〜ＳＨ１２８が最終的なサン
プル・ホールド信号であり、ＳＨ１’〜ＳＨ１２８’は
補助サンプル・ホールド回路の信号とのＡＮＤを取る前
の一定周期の信号である。
【００３１】図１６はＳＨａ、ＳＨｂのサンプル・ホー
ルド信号を生成するための回路であり、８ビットのカウ
ンタ（ＣＯＵＮＴＥＲで示す。）の出力が１２９（２進
数で１００００００１）のとき、これを第１のＡＮＤ回
路ＡＮＤ１で判定し、これとカウンタと共通のクロック
ＣＬＫ１６とのＡＮＤを第２のＡＮＤ回路ＡＮＤ２で生
成する。これは１２９回に１回の周期で発生されるパル
スとなる。このパルスはフリップ・フロップＦＦ１に入
力され、さらにＦＦ１の出力Ｑが２段目のフリップ・フ
ロップＦＦ２のデータ入力に入力されている。またＦＦ
２の反転出力はＦＦ１のデータ入力に入力されている。
サンプル・ホールド信号ＳＨａは、ＦＦ１のＱ出力とＡ
ＮＤ２の出力を入力とするＡＮＤ３回路で生成される。
同様にサンプル・ホールド信号ＳＨｂはＦＦ２のＱ出力
とＡＮＤ２の出力を入力とするＡＮＤ４回路で生成され
る。
ルド信号を生成するための回路であり、８ビットのカウ
ンタ（ＣＯＵＮＴＥＲで示す。）の出力が１２９（２進
数で１００００００１）のとき、これを第１のＡＮＤ回
路ＡＮＤ１で判定し、これとカウンタと共通のクロック
ＣＬＫ１６とのＡＮＤを第２のＡＮＤ回路ＡＮＤ２で生
成する。これは１２９回に１回の周期で発生されるパル
スとなる。このパルスはフリップ・フロップＦＦ１に入
力され、さらにＦＦ１の出力Ｑが２段目のフリップ・フ
ロップＦＦ２のデータ入力に入力されている。またＦＦ
２の反転出力はＦＦ１のデータ入力に入力されている。
サンプル・ホールド信号ＳＨａは、ＦＦ１のＱ出力とＡ
ＮＤ２の出力を入力とするＡＮＤ３回路で生成される。
同様にサンプル・ホールド信号ＳＨｂはＦＦ２のＱ出力
とＡＮＤ２の出力を入力とするＡＮＤ４回路で生成され
る。
【００３２】
【発明の効果】前述のとおり、本発明にかかるマッチド
フィルタは、主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うので、高い
演算速度を確保しつつ演算精度を高め得るという優れた
効果を有する。
フィルタは、主サンプル・ホールド回路で保持すべきア
ナログ入力電圧の一部を保持し得る複数の補助サンプル
・ホールド回路と、加減算回路と等価な回路よりなる第
２加減算回路と、加減算回路または第２加減算回路の一
方の出力を択一的に出力するマルチプレクサとを追加的
に設け、これによって主サンプル・ホールド回路内のサ
ンプル・ホールド回路および加減算回路を休止し得る期
間を設け、この期間中にリフレッシュを行うので、高い
演算速度を確保しつつ演算精度を高め得るという優れた
効果を有する。
【図１】本発明に係るマッチドフィルタの１実施例を示
すブロック図である。
すブロック図である。
【図２】同実施例のサンプル・ホールド回路を示すブロ
ック図である。
ック図である。
【図３】同実施例の主サンプル・ホールド回路を示すブ
ロック図である。
ロック図である。
【図４】図３の主サンプル・ホールド回路における単位
サンプル・ホールド回路を示す回路図である。
サンプル・ホールド回路を示す回路図である。
【図５】同実施例の１個の補助サンプル・ホールド回路
を示す回路図である。
を示す回路図である。
【図６】スイッチを示す回路図である。
【図７】他のスイッチを示す回路図である。
【図８】マルチプレクサを示す回路図である。
【図９】加減算部を示すブロック図である。
【図１０】加算部を示す回路図である。
【図１１】他の加算回路を示す回路図である。
【図１２】減算回路を示す回路図である。
【図１３】同実施例の動作を示すタイミング・チャート
である。
である。
【図１４】ＰＮ符号を生成する回路を示す回路図であ
る。
る。
【図１５】主サンプル・ホールド回路のサンプル・ホー
ルド信号を生成する回路を示す回路図である。
ルド信号を生成する回路を示す回路図である。
【図１６】補助サンプル・ホールド回路のサンプル・ホ
ールド信号を生成する回路を示す回路図である。
ールド信号を生成する回路を示す回路図である。
【図１７】従来のマッチドフィルタを示すブロック図で
ある。
ある。
【図１８】従来のマッチドフィルタにおけるサンプル・
ホールド回路を示す回路図である。
ホールド回路を示す回路図である。
ＳＨｍ ．．． 主サンプル・ホールド回路 ＳＨａ、ＳＨｂ ．．． 補助サンプル・ホールド回路 ＡＤＤ１ ．．． 加減算回路 ＡＤＤ２ ．．． 第２加減算回路 ＭＵＸｏ ．．． マルチプレクサ ＳＷＡ４、ＳＷＡ５、ＳＷＡ１０、ＳＷＡ１１、ＳＷＡ
１２１、ＳＷＡ１２２、ＳＷＨ４１、ＳＷＨ４２、ＳＷ
Ｈ５１、ＳＷＨ５２ ．．． スイッチ Ｃｔｒｌ４〜Ｃｔｒｌ１２、Ｃｔｒｌ１４〜Ｃｔｒｌ１
６ ．．． コントロール信号。
１２１、ＳＷＡ１２２、ＳＷＨ４１、ＳＷＨ４２、ＳＷ
Ｈ５１、ＳＷＨ５２ ．．． スイッチ Ｃｔｒｌ４〜Ｃｔｒｌ１２、Ｃｔｒｌ１４〜Ｃｔｒｌ１
６ ．．． コントロール信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (3)
- 【請求項１】 時系列のアナログ入力電圧を保持しか
つＰＮ符号の値に応じて異なる経路の出力として一旦保
持したアナログ入力電圧を出力する複数のサンプル・ホ
ールド回路を有する主サンプル・ホールド回路と、これ
らサンプル・ホールド回路の出力のうちＰＮ符号の
「１」に対応する経路の出力を加算する第１加算器、サ
ンプル・ホールド回路の出力のうちＰＮ符号の「０」に
対応する経路の出力を加算する第２加算器、および第１
加算器の出力から第２加算器の出力を減ずる減算器を含
む加減算回路とを備えたマッチドフィルタにおいて、前
記サンプル・ホールド回路で標本化・保持すべきアナロ
グ入力電圧の一部を標本化・保持し得る複数の補助サン
プル・ホールド回路と、前記加減算回路と等価な回路よ
りなる第２加減算回路と、前記加減算回路または第２加
減算回路の一方の出力を択一的に出力するマルチプレク
サと、補助サンプル・ホールド回路で代替されたサンプ
ル・ホールド回路をリフレッシュし、さらにマルチプレ
クサで選択されていない加減算回路または第２加減算回
路をリフレッシュするリフレッシュ手段とがさらに設け
られ、前記サンプル・ホールド回路および補助サンプル
・ホールド回路の出力が加減算回路および第２加減算回
路の両者に入力されていることを特徴とするマッチドフ
ィルタ。 - 【請求項２】 補助サンプル・ホールド回路は、それぞ
れ１個のアナログ入力電圧を標本化・保持する２個のサ
ンプル・ホールド回路よりなり、いずれか一方でアナロ
グ入力電圧を保持している際に、他方はレフレッシュさ
れるようになっている請求項１記載のマッチドフィル
タ。 - 【請求項３】 リフレッシュ手段は主サンプル・ホール
ド回路における１個のサンプル・ホールド回路を順次リ
フレッシュするようになっていることを特徴とする請求
項１記載のマッチドフィルタ回路。
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