CN1100385C

CN1100385C - 匹配滤波器

Info

Publication number: CN1100385C
Application number: CN96112567A
Authority: CN
Inventors: 寿国梁; 周长明; 山本诚; 高取直
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1995-09-18
Filing date: 1996-09-18
Publication date: 2003-01-29
Anticipated expiration: 2016-09-18
Also published as: JPH0983483A; DE69614331T2; KR970019017A; DE69614331D1; CN1153427A; EP0763890B1; DE763890T1; US5737368A; EP0763890A1

Abstract

本发明目的是提供一种既可确保运算速度又可执行整个电路刷新的匹配滤波器，其构成为增加地设有可以保持应在主采样保持电路中保持的模拟输入电压的一部分的多个辅助采样保持电路、由与加减运算电路等效的电路构成的第2加减运算电路、择一地输出加减运算电路或第2加减运算电路二者中一方输出的多路复用器，由此，设置可使主采样保持电路内的采样保持电路或加减运算电路停歇的期间并在该期间中进行刷新。

Description

匹配滤波器

技术领域

本发明涉及在移动通信或无线LAN等的频谱扩散通信系统中有效的匹配滤波器，涉及具备主采样保持电路和加减运算电路的匹配滤波器。上述主采样保持电路具有多个采样保持电路，用于保持时间序列的模拟输入电压且根据PN代码的值把所保持的模拟输入电压作为不同路径的输出而输出出去，上述加减运算电路包含有对与上述那样采样保持电路的输出之中PN代码的正负(把“1”，“0”作为“+1”和“-1”看待)相对应的路径的输出进行加法运算的第1、第2加法器和从第1加法器的输出中减去第2加法器的输出的减法器。

背景技术

关于这种匹配滤波器本申请人在平成7年7月28日的专利申请(整理编号为YZN1995002)中就提出了匹配滤波器的建议，借助于注意于PN(Pseudo-noise：伪随机噪声)代码为一位的代码序列这一情况用多路复用器进行乘法运算来求得电路的单纯化。

图17是该申请的匹配的滤波器电路，图18示出了该电路中的采样保持电路S/H。该采样保持电路S/H用电容器C1保持模拟输入电压Vin，并根据PN代码的正负把Vin导入输出端子VH或VL。接着，这些输出用分别开来的加法器AD1p、AD1m进行加法运算，再用其后的两级反相加法运算AD2、AD3从正成分中减去负成分。

在这样的模拟式运算电路中，存在着会因反相器或电容中的电荷残余而产生偏移电压、使输出精度劣化的问题。要消除这样的电荷，就要使电容部分短路，进行所谓的刷新，但在这种刷新时由于必须停止运算，故不能不牺牲整体的运算速度。

发明内容

本发明就是为了消除这种现存的问题而创造出来的，目的是提供一种既可确保运算速度又可实行整体电路的刷新的匹配滤波器。

本发明所涉及的匹配滤波器追加式地设有可以保持应该在主采样保持电路中保持的模拟输入电压的一部分的多个辅助采样保持电路，由与加减运算电路等效的电路构成的第2加减运算电路，择一性地输出加减运算电路或第2加减运算电路二者之一的输出的多路复用器，由此设定可使主采样保持电路内单元采样保持电路和加减运算电路停歇的期间，以在这一期中来进行刷新。

倘采用本发明所涉及的匹配滤波器，则可以在确保高运算速度的同时，提高运算速度。

附图说明。

图1的方框图示了本发明所涉及的匹配滤波器的一个实施例。

图2的方框图示出了该实施例的主和辅助采样保持电路。

图3的方框图示出了该实施例的采样保持电路。

图4的电路图示出了图3的主采样保持电路中的单元采样保持电路。

图5的电路图示出了该实施例的一个辅助采样保持电路。

图6是示出开关的电路图。

图7的电路图示了另一种开关。

图8的电路图示出了多路复用器。

图9的方框图示了加减运算部分。

图10的电路图示出了加法运算部分。

图11的电路图示出了另一种加法运算电路。

图12的电路图示出了减法运算电路。

图13的时序图示出了该实施例的动作。

图14的电路图示出了生成PN代码的电路。

图15的电路图示出了生成主采样保持电路的采样保持信号的电路。

图16的电路图示出了生成辅助采保持电路的采样保持信号的电路。

图17的方框图示出了现有的匹配滤波器。

图18的电路图示出了现有的匹配滤波器中的采样保持电路。

具体实施方式

下面，根据附图说明本发明所涉及的匹配滤波器的一个实施例。

实施例

在图1中，匹配滤波器除了具有和现有的采样保持电路(图17的多个S/H)相同的主采样保持电路SHm之外，还具有辅助采样保持电路SHa、SHb，而且这些辅助采样保持电路具有分别保持应该在主采样保持电路中保持的一个数据的功能。即辅助采样保持电路是可以代替主采样保持电路中的一个单元采样保持电路的功能的电路。因此，主采样保持电路中的单元采样保持电路可以依次停歇。另外，由于设有两个辅助采样保持电路SHa和SHb，故可以使其中的一个停歇。

主和辅助采样保持电路SHm、SHa的输出被输入到第1加减运算电路ADD1上去，SHm、SHb的输出被输入到第2加减运算电路ADD2上去，这些加减运算电路和现有的加减运算电路一样，进行各采样保持电路的正负的输出(在图1中，用p、m表示SHa、SHb的正负的输出，用p1、m1表示SHm对于ADD1的正负输出，用p2、m2表示对于ADD2的正负输出)，的加减运算。借助于这样设置两个加减运算电路，就可以使一方的加减运算电路停歇。这样，加减运算电路ADD1、ADD2的输出就用多路复用器MUX(multiplexer)。选择输出，成为模拟输出电压Aout。

图2更为详细地示出了主采样保持电路SHm，而且该方框图还一并示出了辅助采样保持电路。主采样保持电路SHm由4个采样保持电路组件SHM1、SHM2、SHM3和SHM4组成。这些采样保持电路组件采用对所保持的数据乘以应当乘的PN代码的值的办法产生p、m这两个系统的输出。这些输出把SHa和SHm的输出合并在一起，SHb和SHm的输出合并在一起分别输入往ADD1和ADD2。在这里，把应该输入到ADD1的正的成分设为Oshp1，负的成分设为Oshm1，把应该输入到ADD2的正的成分设为Oshp2，负的成分设为Oshm2。另外，ADD1的正成分的输入端子为tp1、负成分的输入端子为tm1、ADD2的正成分的输入端子为tp2、负成分的输入端为tm2。

如图3所示，采样保持电路组件SHM1由32个单元采样保持电路SH1～SH32组成，作为SHm整体可以保持32×4＝128个数据。SHM2～SHM4与5SHM1的构成相同故这里免予说明。

如图4所示，单元采样保持电路SH1具有已连到输入电压Ain上的输入开关SWH41和已连到该输入开关上的输入电容Cin4，输入电容被输入到由3级串联的MOS反相器组成反相电路INV4上去。INV4的输出经过反馈电容Cf4反馈回其输入。借助于INV4的高闭环增益来确保输入输出关系的直线性。INV4和本申请人已提出了申请的特开平07-94957号所述的电路相同，用3级的MOS反相器确保高增益的同时，还用接地电容和平衡电阻来防止振荡。在用单元采样保持电路进行数据保持时，在使SWH41闭合之后打开把电荷保持于电容Cin4和Cf4上，从INV4的输出端输出输入电压Ain。这里电容Cin4和Cf4的电容比为1比1、Ain的反相值原封不动地从INV4输出。在反相器电路INV4的输出上连接有与Oshp1、Oshm1、Oshp2、Oshm2相对应的多路复用器MUX41、MUX42、MUX43和MUX44，仅其中的一个多路复用器输出Ain，其他的多路复用器输出基准电压。这里基准电压是输出电压的基准，与数值“0”对应。

此外，单元采样保持电路SH1还具有用于刷新的开关SWH42和SWA4，这些开关由同时控制多路复用器MUX41～MUX44的控制信号Ctrl4进行控制。SWH42是把VR连到Cin4上、SWA4是使INV4的输入输出短路的开关。借助于使这些开关闭合，SH1的被刷新、偏移得以消除。在此刷新期间，SH1不可能保持和输出Ain，作为其代替办法可以使用SHa或SHb。在此刷新之际，把MUX41～MUX44设定为使之输出基准电压，并对加减运算电路输出基准电压。

由于SH2～SH32与SH1的构造相同故免予说明。

如图5所示，辅助采样保持电路Sha是把单元采样保持电路中的4个多路复用器作成为2个的电路、对ADD1仅仅输出Oshp1和Oshm1。图中SWH51是用于把Ain连到输入电容Cin5上去的开关。SWH52是用于VR连接到Cin5上的开关，INV5是已连到Cin5的三级MOS反相器电路、Cf5是用于短路INV5的输入输出的电容器。MUX51是用于把INV5的输出作为Oshp1。而输出的多路复用器，MUX52是用于把INV5的输出作为Oshm1而输出的多路复用器。其中电容Cin5和Cf5的电容比为1比1。Ain的反相原封不动地从INV5的输出。

开关SWH51、SWH52、SWA5、MUX51、MUX52由控制信号Ctrl5控制，在刷新时，设定为SWH51打开，SWH52闭合，在使SWA5闭合的同时使MUX51和MUX52输出基准电压。这样一来可以消除偏移电压的同时，对加减运算电路的输出将变成基准电压。此外，借助于使辅助采样保持电路SHb形成相同的构造来形成对ADD2的输出Dshp2、Oshm2。

在图6中，上述开关SWA4(图4)是用控制信号Ctrl6是把PMOS的漏、源极与nMOS的源、漏极相互连接起来构成的晶体管6进行通断的开关。输入电压Vinb介以虚拟晶体管DT6连到Tr6的pMOS的栅漏极上、Ctrl6在被输入到T6的nMOS和DT6的pMOS的极上去的同时，还介以反相器INV6输入到T6的pMOS的栅极和DT6的nMOS的栅极上去。这样一来，在Ctrl6为高电平的时候T6闭合。此外，DT6与T6构成并联极性极反的MOS，它消除Cin4的偏移，提高了输出Vout6的精度。此外，由于SWA与SWA4的构造相同，故免予说明。

在图7中，开关SWH41(图4)是把SWA4中的晶体管和虚拟(dummy)晶体管的排列倒了过来的开关，可以消除输出一侧的偏移。图7，T7是相对于输入电压Vin把nMOS与pMOS并联连接而构成的MOS开关，DT7是把与T7极性相反的MOS连到T7的输出上的虚拟晶体管、INV7的把T7的控制信号Ctrl7导向T7的pMOS和DT7的nMOS的反相器。此外，开关SWH42、SWH51和SWA52结构是相同的，故略去说明。

在图8中，多路复用器MUX51(图5)是用相反极性的控制信号使两个并联的MOS开关通断的电路，设有对于输入电压Vin81、Vin82把pMOS和nMOS并联边接起来而构成的MOS开关T81和T82。控制信号Ctrl8的被输入到T81的nMOS的栅极和T82的pMOS栅极上，还介以反相器INV8输入到T81的pMOS的栅极和T82的nMOS的栅极上去。在Ctrl8为高电平的时候，T81闭合，在低电平的时候T82闭合。这样一来，Vin81或Vin82被作为输出Vout8而输出。还有，由于多路复用器MUX0、MUX41、MUX42、MUX43、MUX44和MUX52的构成相同，故略去说明。

在图9中，加减运算器ADD1(图1)具有用于对Oshp1进行加法运算的4个加法运算单元ADD33-1、ADD32-1、ADD32-2、ADD32-3和用于对Oshm1进行加法运算的4个加法运算单元ADD32-2、ADD32-4、ADD32-5、ADD32-6。加法运算单元ADD33-1和ADD33-2是33输入的加法运算单元、对SHM1和SHa的正负输出进行加法运算。ADD32-1、ADD32-2、ADD32-3是32输入的加法运算单元，对SHM2、SHM3、SHM4的正输出进行加法运算。ADD32-4、ADD32-5、ADD32-6是32输入的加法运算单元、对SHM2、SHM3、SMH4的负输出进行加法运算。此外，把Oshp1、Oshm1的加法运算结果输往SUB9进行从前者中减去后者的减法运算。加减运算器ADD1的停歇和刷新控制信号Ctrl9的控制，如前所述，这时采样保持电路SHm中对应的多路复用器MUX41、MUX42(图4)和采样保持电路SHa中的多路复用器MUX51、MUX52(图5)被控制为使之输出基准电压。因此所有的加法运算电路的输出即减法运算的全部的输入都将变成基准电压，加减运算电路的ADD1把基准电压作为Vout9而输出。另外，由于ADD2的构造与ADD1相同，故略去说明。

在图10中，ADD32-1具有同一电容值的32个电容器C101～C1032并联连接起来而构成的电容耦合器，其输出被连到由3级串联的MOS反相器构成的反相器电路INV10上。INV10的输出被反馈电容Cf10反锅到其输入上去，并用良好的线性特性把容量耦合器的输出不加改变地作为V0ut10而输出。其中C101～C1032的电容与Cf10的电容之比为1比32，比如说在给C101～C1032加上相等的电压的时候，INV10输出与各输入电压相等的电压。在INV10上边还连有使其输入输出短路的开关SWA10(与SWA4构造相同)，在用控制信号Ctrl10把它闭合上的时候，对ADD32-1进行刷新。另外，由于ADD32-2～ADD32-6构造相同，故略去说明。

在图11中，ADD33-1具有把同一电容值的33个电容C111～C1133并联连接起来而构成的电容耦合器，其输出被连到由3级串联MOS反相器构成的反相电路INV11上。INV11的输出由反馈电容Cf11反馈到其输入，以良好的线性特性把容量耦合器的输出不加改变地作为Vout11而输出。上述C111～C1133的电容值与Cf11的电容值之比为1比32，形成和ADD32-1同样的加权。由于C111～C1133中的一个输入了一个无效的输入(基准电压)，所以比率设定变成为无视一个输入电容的存在。因此，比如说给电容器C111～C1133加上相等的电压的时候，INV11就输出与各输入电压相等的电压。在INV11上还连有使其输入输出短路的开关SWA11(与SWA4构造相同)，在用控制信号Ctrl11使之闭合时刷新ADD33-1。如前所述，刷新时加法运算器的输入全都是基准电压，借助于反相器10的输入输出被短路，输出Vout10变成为基准电压。另外由于ADD33-2的构造相同，故不予赘述。

在图12中，减法运算器SUB9具有用于对ADD33-1、ADD32-1、ADD32-2、ADD32-3的输出(用P1、P2、P3、P4表示)做加法运算的由4个电容器Cp1，Cp2，Cp3，Cp4组成的电容耦合，其输出被输入到由3级串联MOS反相器构成的反相器电路INV121上。INV121的输出由反馈电容器Cf121反馈到其输入上去，以确保线性特性。在INV121的后一级上介以电容器C₁₂连有相同的反相器电路INV122、INV122上连接有由电容器Cm1，Cm2，Cm3和Cm4构成的电容耦合器。INV122上还连接有反馈电容器Cf122。这些电容器上连接ADD33-2、ADD32-4、ADD32-5、ADD32-6的负的输出(用m1，m2，m3，m4表示)并输出它们的加法运算结果。INV121的输出是P1～P4的加法运算结果的反相，这一结果在由C₁₂和Cm1～Cm4构成的电容耦合器中与m1～m4的和做加法运算。由于其加法结果还要在INV122中反相，故从P1-P4的相加结果减去m1-m4的相加结果的值作为INV122的输出Vout12而产生出来。这里电容器Cp1～Cp4的各个电容值与Cf121的电容值之比为1比4、比如说在给Cp1～Cp4加上相等的电压的时候，INV121将输出与各输入电压相等的值。另一方面，电容器Cm1-Cm4的各电容值与电容器C₁₂、Cf122的电容量之比为1比比4比4，给Cp1～Cp4的输入和Cm1～Cm4的输入以均等的权。比如说使输入全都具有相等的正或负的值的时候，最终输出Vout12变成与其输入相等。INV121、INV122上还连接有用于刷新的开关SWA121、SWA122、并用控制信号Ctrl12进行控制。

如图13所示，以上的匹配滤波器在单元采样保持电路中顺次对模拟输入电压进行采样和保持的同时间断地对其中的一个单元采样保持电路进行刷新。图中SH₁～SH₁₂₈表示各单元采样保持电路SH₁～SH₁₂₈的采样和保持的时序，SHa，SHb表示辅助采样保持电路的采样和保持的时序。其中一次采样和保持的期间Tc被定为使单元采样保持电路中的电容器(在图4中是Cin4和Cf4)进行充电的足够的时间。在第1周期中顺次执行由SH1～SH128所进行的采样和保持(图中在SH128的前边所画的虚线表示省略了SH4～SH127这一期间的图示)、然后进行由辅助采样保持电路进行的采样和保持。如果考虑与第1周期相同的时序，则这时就是进行第2周期的用SH1进行的采样和保持，但是SH1却正在停歇。这样一来，如用RSH1所示(用RSH1～RSH128表示SH1～SH128的刷新的时序、)在该SH1的停歇期间进行SH1的刷新。在第3周期中，SH2停歇、代替该SH2使用辅助采样保持电路SHb，这时进行SH2的刷新、然后，在每1周期进行SH3～SH128的停歇和刷新，代替这一单元采样保持电路而交替地使用SHa和SHb。若以上述Tc为基准，则SHa、SHb的持续时间为Tc、周期为258Tc、RSH1～RSH128的持续时间为128Tc，周期为129×128Tc。

辅助采样保持电路SHa、SHb，在一方的使用期间中另一方被刷新(图中用RSHa、RSHb表示，SHa、SHb的刷新的时序)。比如在第2周期中，SHb的刷新开始，一直持续到第3周期中的SHb即将开始使用之前。之后交互地反复进行一直到SHa的即将使用之前的SHb的刷新、直到SHb即将被使用之前的SHa的刷新。其中RSHa、R

SHb的持续时间为130Tc、周期为258Tc。

如图2、图9所示。辅助采样保持路SHa、SHb分别连接到一方的加减运算电路ADD1、ADD2上，因此，必须选择与辅助采样保持电路的选择相对应的加减运算电路。即在使用SHa时使用ADD1，在使用SHb时选择ADD2。加减运算电路在使用一方的时期内刷新另一方。图中，RADD1、RADD2表示ADD1、ADD2的刷新的时序。其中RADD1、RADD2的持续时间为129Tc、周期为258Tc。

多路复用器MUX。选择被选加减运算电路的输出，始终把有效的数据作为Aout而输出。

应该乘到模拟输入电压上去的PN代码每一周期循环使用，送往各单元采样保持电路的PN代码，如图14所示，被收存于移位寄存器中。向该移位寄存器中，每一采样保持周期输入时钟CLK14、每当这时PN代码就进行移位。到达了移位寄存器的终端的PN代码就再回到其初始端。图中把应该给予SH1、SH2、SH3、……、SH128的PN代码表示为PN1、PN2、PN3、……、PN128。

用于执行各单元采样保持电路的采样和保持的信号(由1个“1”信号和127个“0”信号组成，仅被输入了“1”信号的单元采样保持电路进行采样和保持。)被收存于图15所示的移位寄存器中，与图14一样，借助于使该信号循环，执行采样和保持。但是，在被辅助采样保持电路所代替的时序的那一时刻，由于该采样保持停歇，故取SHa和SHb的NOR，并把它与各采样保持信号之间的AND作为最终性的采样保持信号。图中SH1～SH128是最终性的采样保持信号，SH1’～SH128’是取与辅助采样保持电路的信号之间的AND之前的一定周期的信号。

图16是用于生成SHa、SHb的采样保持信号的电路，在8位的计数器(用COUNTER表示)的输出为129(用2进制表示为10000001)的时候，用第1AND电路AND1对之进行判定，并用第2AND电路AND2生成AND1与和计数器共用的时钟CLK16之间的AND。这将是以每129次为1个周期而产生的脉冲。该脉冲被输入到触发器FF1中去，FF1的输出Q再输入到第2级触发器FF2的数据输入上去。FF2的反相输出再输入到FF1的数据输入上。采样保持信号SHa用以FF1的Q输出和AND2的输出为输入的AND3电路生成。同样，取样保持信号SHb用以FF2的Q输出和AND2的输出为输入的AND4电路生成。

如前所述，本发明所涉及的匹配滤波器追加式地设有可保持应该由主采样保持电路保持的模拟输入电压的一部分的多个辅助采样保持电路、由与加减运算电路等效的电路构成的第2加减运算电路。和择一地输出加减运算电路或第2加减运算电路中一方输出的多路复用器，并借助于此来设置使主采样保持电路内的单元采样保持电路和加减运算电路可以停歇的期间，在此期间内进行刷新，故具有既可确保高运算速度又可提高运算精度这样优良的效果。

Claims

1.一种匹配滤波器，包括：主采样保持电路(SHm)，它具有保持时间序列的模拟输入电压且对应PN代码的值作为不同路径的输出而输出暂时所保持的模拟输入电压的多个单元采样保持电路(SH1～SH32、SH1～SH32、SH1～SH32、SH1～SH32)；以及第1加减运算电路(ADD1)，包括有，对这些单元采样保持电路的输出之中与PN代码的“1”相对应的路径的输出进行加法运算的第1加法运算器(ADD33-1、ADD32-1～ADD32-3)，对在单元采样保持电路的输出中与PN代码的“0”相对应的路径的输出进行加法运算的第2加法运算器(ADD33-2、ADD32-4～ADD32-6)，和从第1加法运算器的输出中减去第2加法运算器的输出的减法运算器(SUB9)；特征在于还设置有：可把在上述多个单元采样保持电路中应该采样并予以保持的模拟输入电压的一部分采样并予以保持的多个辅助采样保持电路(SHa、SHb)；由与上述第1加减运算电路等效的电路构成的第2加减运算电路(ADD2)；择一地输出上述第1加减运算电路或第2加减运算电路中一方输出的多路复用器(MUX_o)、刷新已被辅助采样保持电路代替的单元采样保持电路，以及刷新未被多路复用器选中的上述第1加减运算电路或者第2加减运算电路的刷新装置(SWH42、SWA4、SWA10、SWA11、SWA121、SWA122)；上述单元采样保持电路和辅助采样保持电路的输出被输入到加减运算电路和第2加减运算电路两者。

2.如权利要求1所述的匹配滤波器，其特征是：其构成为使得多个辅助采样保持电路每个都由两个对1个模拟输入电压采样并进行保持的辅助采样保持电路(SHa、SHb)构成，且在两者之中任何一方进行模拟输入电压保持之际，另一方进行刷新。

3.权利要求1所述的匹配滤波器，其特征在于：刷新装置其构成使得顺次对主采样保持路中的一个单元采样保持电路进行刷新。