CN1211859A

CN1211859A - 匹配滤波器

Info

Publication number: CN1211859A
Application number: CN96123179A
Authority: CN
Inventors: 秦晓陵; 铃木邦彦; 寿国梁; 周长明; 陈桀
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1995-12-26
Filing date: 1996-12-26
Publication date: 1999-03-24
Also published as: US5887024A; DE782258T1; EP0782258A3; KR970072657A; EP0782258A2

Abstract

本发明提供又能保持运算速度,又能对整个电路进行刷新的匹配滤波器,追加地设定能保持在主抽样保持电路中应保持的部分模拟输入电压的多个辅助抽样保持电路,由与加减法电路等效的电路组成的第2加减法电路,以及择一地输出加减法电路或第2加减法电路中的一方的输出的多路复用器,由此设定能中止主抽样保持电路内的抽样保持电路和加减法电路的期间,并在该期间中进行刷新。若辅助抽样保持电路为1个,考虑到由漏泄引起的电压变动和输出电压的允许误差来设定刷新的间隔。

Description

匹配滤波器

本发明涉及在用于移动通信和无线局域网(LAN)等的频谱扩展通信系统中有效的匹配滤波器，涉及具备了包含有保持时间序列的模拟输入电压并且输出暂时保持的模拟输入电压，作为对应于PN符号值而不同的路径的输出的多个抽样保持电路的主抽样保持电路，将这些抽样保持电路输出中对应于PN的正负(将“1”，“0”作为“+1”，“-1”对待)的路径的输出进行相加的第1、第2加法器和从第1加法器的输出减去第2加法器的输出的加减法器的匹配滤波器。

关于这种匹配滤波器，本申请的申请人在特愿平7-212438号专利文件中已建议了匹配滤波器，通过注意到PN(Pseudo-noise伪噪声)符号是1位的符号序列，用多路复用器进行乘法运算，力图使电路简化。但是，在这个匹配滤波器中的模拟型运算电路中由于在反相器和电容上有残留电荷，因而产生偏置电压，存在输出精度变低的问题。为消除这样的电荷，有必要使电容部分短路，进行所谓的刷新，但是在该刷新时由于必须停止运算，因而必须牺牲整个运算速度。

因此，本申请的申请人建议采用这样的结构，即设置主抽样保持电路和抽样保持电路作为在特愿平7-263573号中的匹配滤波器的抽样保持电路，并在主抽样保持电路内进行刷新时，在辅助抽样保持电路中暂时保持应保持的数据。

但是，由于对电路规模的小型化和低耗电化的要求增强，因此期望这样的结构更加小型化。

本发明就是基于这一背景而发明的，目的是提供一种一方面确保运算速度一方面能对整个电路进行刷新，而且电路规模小的匹配滤波器。

与本发明有关的匹配滤波器，将所述第1加法器和第2加法器分成多个组，设置代替第1加法器的1个组功能的第1辅助加法器和代替第2加法器的1个组功能的第2辅助加法器，将这些第1、第2辅助加法器的输出分别输入到第1减法器和第2减法器中，刷新装置是也可实行由第1、第2辅助加法器所代替的组的刷新的装置。

或者有关本发明的匹配滤波器是假定辅助抽样保持电路为1个，并考虑到由漏泄电阻引起的电压变动和输出电压的允许误差，设定刷新的间隔。

图1是表示有关本发明的匹配滤波器的1个实施例的框图。

图2是表示该实施例的抽样保持电路框图。

图3是表示该实施例的主抽样保持电路框图。

图4是表示在图3的主抽样保持电路中的单位抽样电路的电路图。

图5是表示该实施例的1个辅助抽样保持电路的电路图。

图6是表示开关电路图。

图7是表示其他开关电路图。

图8是表示多路复用器的电路图。

图9是表示加减法单元框图。

图10是表示1个加法单元的电路图。

图12是表示减法电路的电路图。

图11是表示其它加法单元的电路图。

图13是表示辅助加法电路的电路图。

图14是表示刷新定时的定时图。

图15是表示辅助加法电路的定时的定时图。

图16是表示生成PN符号的电路的电路图。

图17是表示生成主抽样保持电路的抽样保持信号的电路的电路图。

图18是表示5个输入的多路复用器框图。

图19是根据本发明的一匹配滤波器的工作时序图。

图20是本发明的另一实施例的框图。

图21是本发明的一种加减法器的框图。

图22是本发明的一种减法器的框图。

图23是本发明中使用的移位寄存器。

图24是本发明中使用的一种电路。

实施例

下面根据附图说明有关本发明的匹配滤波器的1个实施例。

在图1中，匹配滤波器作为抽样保持电路具有主抽样保持电路SHm和辅助抽样保持电路SHs；辅助抽样保持电路具有保持在主抽样保持电路中应被保持的1个数据的功能。即辅助抽样保持电路应该能代替主抽样保持电路中的1个抽样保持电路的功能，因此，可以依次中止主抽样保持电路内的抽样保持电路的工作。

抽样保持电路SHm、SHs的输出被输入到加法电路ADD中，该加法电路分别就各抽样保持电路的正负输出(图1中，用p、m表示SHm、SHs的正、负输出)进行加法运算。然后，加法运算电路ADD的输出并行地输入到第1减法器SUB1和第2减法器SUB2中。这些减法器的输出通过多路复用器有选择地被输出，成为模拟输出电压Aout。

图2是更详细地表示主抽样保持电路SHm并且同时表示了辅助抽样保持电路的框图。主抽样保持电路SHm由4个抽样保持电路模块SHM1、SHM2、SHM3、SHM4组成。这些抽样保持电路通过应与保持数据相乘的PN符号值生成P、m2个系统的输出。SHs的输出和SHm的输出将P的各个输出和m的各个输出合并起来，将两者输入到ADD。此处假定正的输出成分为Oshp，负的输出成分为Oshm。另外，ADD对于SHm的正成分的输入端为tp1，负成分的输入端为tm1，ADD对于SHs的正成分输入端为tp2，负成分输入端为tm2。这样，由于将主抽样保持电路SHm和辅助抽样保持电路SHs两者的输出输入到加法电路ADD中，因此，如果任何一方的加法电路工作，就能生成有效的输出Aout(图1)。

如图3所示，抽样保持电路模块SHM1由32个单位抽样保持电路SH1～SH32组成，作为SHm整体可保持32×4=128个数据。此处，由于SHM2～SHM4的构成与SHM1相同，故说明从略。

如图4所示，单位抽样保持电路SH1具有连接输入电压Ain的输入开关SWH41、连接该输入开关的输入电容Cin4，输入电容连接输入到由3级串联的MOS反相器组成的反相电路INV4。INV4的输出通过反馈电容Cf4被反馈到它的输入端，通过INV4的高开环增益确保输入输出关系的线性。INV4在通过3级MOS反相器确保高增益的同时，通过接地电容和平衡电阻防止振荡。在实行由抽样保持电路所产生的数据保持时，在将SWH41闭合之后断开，将电荷保持在电容Cin4、Cf4中，从INV4的输出端输出输入电压Ain。此处，电容Cin4、Cf4的容量比是1比1，Ain的反相原封不动地从INV4输出。对应于Oshp、Oshm的多路复用器MUX41、MUX42被连接到反相电路INV4的输出端，任何一方的多路复用器输出Ain，另一多路复用器输出基准电压。此处，基准电压为输出电压的基准，对应于数值“0”。

再者，单位抽样保持电路SH1具有用于刷新的开关SWH42、SWA4，这些开关与多路复用器MUX41、MUX42一起受控制信号Ctr14控制。SWH42将VR连接到Cin4，SWA4使INV4的输入输出短路，通过闭合这些开关，SH1被刷新，偏置被消除。在该刷新期间，SH1不可能使Ain保持和输出，而是使用SHs代替它。当进行该刷新时，MUX41、MUX42被设定，以便输出基准电压，相对于ADD而言输出基准电压。

因为SH2～SH32的结构与SH1相同，故省略其说明。

如图5所示，辅助抽样保持电路SHs被构成为与单位抽样保持电路相同。图中，SWH51是用来将Ain连接到输入电容Cin5的开关，SWH52是用来将VR连接到Cin5的开关，INV5是连接Cin5的3级MOS反相器电路，Cf5是将INV5的输出反馈到它的输入端的反馈电容，SWA5是用来使INV5的输入输出短路的开关，MUX51是用来将INV5的输出作为Oshp1输出的多路复用器，MUX52是用来将INV5的输出作为Oshm1输出的多路复用器。此处，电容Cin5、Cf5的容量比为1比1，Ain的反相原封不动地从INV5输出。

开关SWH51、SWH52、SWA5、MOX51、MOX52受控制信号Ctr15物控制，在刷新时，断开SWH51并闭合SWH52，在闭合SWA5的同时，设定MUX51、MUX52以便输出基准电压。这样一来，偏置电压被消除，同时对加法电路ADD的输出就成了基准电压。

在图6中，所述开关SWA4(图4)是通过控制信号Ctr16来通断将PMOS的漏、源极和nMOS的源、漏极相互连接而构成的晶体管T6的开关。在T6的pMOS的漏极中，通过虚拟晶体管DT6连接输入电压Vin6、Ctr16被输入到T6的nMOS和DT6的pMOS的栅极，同时通过反相器INV6被输入到T6的pMOS的栅极和DT6的nMOS的栅极。因此，当Ctr16为高电平时，T6被闭合。另外，DT6和T6是使反极性的MOS并联而成的，故能消除Cin4的偏置并提高输出Vout6的精度。另外，SWA5与SWA4的结构相同，故其说明将从略。

在图7中，开关SWH41(图4)应使SWA4中的晶体管和虚拟晶体管的配置反转，能消除输出一侧的偏置。图中，T7是对输入电压Vin7将nMOS和pMOS并联连接而成的MOS开关，DT7是将与T7极性相反的MOS连接到T7的输出的虚拟晶体管(dummy transistor),INV7是将T7的控制信号Ctr17引导致T7的pMOS，DT7的nMOS的反相器。还有，开关SWH42、SWH51、SWH52的结构相同，故省略了说明。

在图8中，多路复用器MUX51(图5)用极性相反的控制信号开闭2个并联MOS开关，相对于输入电压Vin81、Vin82，设定并联连接pMOS、nMOS而形成MOS开关T81、T82。控制信号Ctr18被输入到T81的nMOS的栅极和T82的pMOS的栅极，进而通过反相器INV8被输入到T81的pMOS的栅极、T82的nMOS的栅极。当Ctr18为高电平时，T81闭合，为低电平时T82闭合。由此，Vin81或Vin82将作为输出Vout8被输出。再者，多路复用器MUX0、MUX41、MUX42、MUX52的结构相同，故说明省略。

在图9中，加法器ADD(图1)具有用于把从SHm和SHs输出的Oshp进行相加的5个加法单元ADD33-1、ADD32-1、ADD32-2、ADD32-3、ADD33R1以及用来对Oshm进行相加的5个加法单元ADD33-2、ADD32-4、ADD32-5、ADD32-6、ADD33R2。加法单元ADD33-1、ADD33-2是33输入的加法单元，对SHM1和SHs的正负输出实行相加。ADD32-1、ADD32-2、ADD32-3是32输入的加法单元，对SHM2、SHM3、SHM4的正输出实行相加。ADD32-4、ADD32-5、ADD32-6是32输入的加法单元，对SHM2、SHM3、SHM4的负输出实行相加。

加法单元ADD33R1的结构与ADD33-1相同，在ADD33-1、ADD32-1、ADD32-2或ADD32-3被刷新时，代替其加法单元的功能。加法单元ADD33-1、ADD32-1、ADD32-2、ADD32-3依次被刷新，在其加法单元应处理的数据被输入到ADD33R1。另一方面，加法单元ADD33R2的结构与ADD33-2相同，在ADD33-2、ADD32-4、ADD32-5或ADD32-6被刷新时，代替其加法单元的功能。加法单元ADD33-2、ADD32-4、ADD32-5、ADD32-6依次被刷新，在其加法单元应处理的数据被输入到ADD33R2。

假定ADD33-1、ADD32-1、ADD32-2、ADD32-3、ADD33R1的输出为P1～P5,ADD33-2、ADD32-4、ADD32-5、ADD32-6、ADD33R2的输出为m1～m5，这些输出并联地被输入到减法器SUB1和SUB2中。各加法单元中止、刷新由控制信号Ctr19控制，如前所述，这时，在抽样保持电路SHm中对应的多路复用器MUX41、MUX42(图4)，以及在抽样保持电路SHs中的多路复用器MUX51、MUX52(图5)被控制以便输出基准电压。

在图10中，ADD32-1具有由同一容量的32个电容C101～C1032并联连接而成的电容耦合，其输出被连接到由3级串联MOS反相器组成的反相器电路INV10。INV10的输出通过反馈电容Cf10被反馈到它的输入端，由于良好的线性特性，将电容耦合的输出原封不动地作为输出Vout10而输出。此处，C101～C1032的容量和Cf10的容量比为1比32，例如，当在C101～C1032上加入相等的输入电压时，INV10输出等于各输入电压的电压。进而在INV10中连接使其输入输出短路的开关SWA10(与SWA4的结构相同)，当通过控制信号Ctr10被闭合时，将使ADD32-1刷新。在刷新时，加法电路的输入电压全部变成基准电压，通过将反相器INV10的输入输出端短路，使输出Vout10变成基准电压。再者，ADD32-2～ADD32-6的结构相同，故说明从略。

在图11中，ADD33-1具有由同一容量的33个电容C111～C1133并联连接而成的电容耦合，其输出被连接到由3级串联MOS反相器组成的反相器电路INV11，INV11的输出通过反馈电容Cf11被反馈到它的输入端，由于良好的线性特性，将电容耦合输出原封不动地作为输出Vout11而输出。所述C111～C1133的容量和Cf11的容量比为1比32，与ADD32-1的加权相同。此处，由于在C111～C1132的任何一个中输入了无效的输入(基准电压)，因此成为忽视1个输入的电容的比率设定。因此，例如当在C111～C1133上加入相等的输入电压时，则INV11输出等于各输入电压的电压。进而在INV11中连接使其输入输出短路的开关SWA11(结构与SWA4相同)，当通过控制信号Ctr111被闭合时使ADD33-1刷新。如前所述，在刷新时，加法器的输入全部变成基准电压，由于反相器INV11的输入输出被短路，输出Vout11就变成基准电压。另外，由于ADD33-2同样地被构成，故说明从略。

在图12中，减法器SUB9具有由用来相加ADD33-1、ADD32-1、ADD32-2、ADD32-3的输出(用P1、P2、P3、P4表示)的4个电容Cp1、Cp2、Cp3、Cp4组成的电容耦合，其输出被输入到由3级串联MOS反相器组成的反相器电路INV121中。INV121的输出通过反馈电容Cf121被反馈到它的输入端，并确保线性特性。通过电容C12，反相器电路INV122的后一级被连接到相同的INV121，由电容Cm1、Cm2、Cm3、Cm4组成的电容耦合被连接到INV122。另外，反馈电容Cf122被连接到INV122。ADD33-2、ADD32-4、ADD32-5、ADD32-6的负输出(用m1、m2、m3、m4表示)被连接到这些电容上，并输出它们的相加结果。INV121的输出是P1～P4的相加结果的反相，在由C12和Cm1～Cm4组成的电容耦合中它与m1～m4之和相加。进而由于该相加结果在INV122中被反相，故从P1～P4的相加结果中减去m1～m4的相加结果的值将作为INV122的输出Vout12而产生。此处，电容Cp1～Cp4的各容量与Cf121的容量之比为1比4，例如，当在Cp1～Cp4上加入相等的输入电压时，INV121就输出等于各输入电压的电压。另一方面，电容Cm1～Cm4的各容量与电容C12、Cf122D的容量之比为1比4比4，则给与Cp1～Cp4的输入和Cm1～Cm4的输入以均等的权重。例如当输入具有完全相等的正值时，最后的输出Vout12就等于它的输入，另外，当具有完全相等的负值时，Vout12变成沿着轴使基准电压反相的电压。进而，用于刷新的开关SWA121、SWA122被连接到INV121、INV122中，并由控制信号Ctr112进行控制。

与多路复用器MUX51相同的多路复用器MUX120、MUX121、MUX122、MUX123、MUX124被分别与Cp1～Cp5的输入相连接，p1～p5通过这些多路复用器连接到Cp1～Cp5。同样，多路复用器MUX125、MUX126、MUX127、MUX128、MUX129与Cm1～Cm5的输入相连接，m1～m5通过这些多路复用器与Cm1～Cm5相连。MUX120～MUX129择一地输出p1～p5、m1～m5的输入和基准电压V_ref，当使SUB1刷新时，MUX120～MUX129全部输出V_ref。为控制该刷新，所述Ctr112被输入到MUX120～MUX129中。另外，由于SUB2与SUB1的结构相同，故说明从略。

图13表示加法单元ADD33R1的框图，对应于至ADD33-1的33系统的输入的输入V1211、V1212,…,V12133，对应于至ADD32-1的32系统的输入的输入V1221、1222,…V12232，对应于至ADD32-2的32系统的输入的输入V1231、V1232、…、V12332，对应于至ADD32-3的32系统的输入的输入V1241、V1242、…、V12432被输入。至各加法单元的第1输入V1311、V1321、V1331、V1341分别通过按照PN符号进行开闭的开关PN11、PN12、PN13、PN14被输入到多路复用器MUX131中。MUX131选择至进行刷新的加法单元的输入，例如，当ADD33-1实行刷新时选择V1311。进而，V_ref被输入到MUX131中，当刷新ADD33R1本身时选择V_ref。另外，5个输入的多路复用器131～1332如图18所示通过分级连接MUX51能容易地构成。

对于各加法单元的第2输入，设置了相同的多路复用器MUX132，以下，直到第32输入都相同。并且，由于第33输入只输入到ADD33-1，因此另一方面是设定只输入了V13133和V_ref的多路复用器MUX1333。电容C131、C132、…C1333被连接到这些多路复用器的输出，这些电容的输出被合并后构成电容耦合。

这些电容耦合的输出被输入到由3级串联MOS反相器组成的反相器电路INV13，INV13的输出通过反馈电容Cf13被反馈到它的输入端，并确保了线性特性。另外，INV13的输入输出通过开关SWA13被连接，在刷新时，SWA13通过刷新信号REF5(后述)被闭合，因而INV13的输入输出被短路。所述电容C131～C1333被设为同一容量，Cf13被设定为等于这些电容的容量和。据此，ADD33R1的输出被设定为使输入之和标准化了的值。另外，ADD33R2的结构与ADD33R1相同，故说明从略。

图14是表示加法单元的刷新定时的定时图，设定了用于ADD33-1、ADD33-2的刷新信号REF1，用于ADD32-1、ADD32-4的刷新信号REF2，用于ADD32-2、ADD32-5的刷新信号REF3，用于ADD32-3、ADD32-6的刷新信号REF4，用于ADDR1、ADDR2的刷新信号REF5，按照REF1、REF2、REF3、REF4、REF5的顺序反复进行刷新。假定匹配滤波器的芯片时间为T_c，预先判明每次刷新时间最短为25T_c，则如图所示将刷新时间设定为25T_c，或设定为大于25T_c的时间。已判明同一加法单元的刷新间隔可以是比较长的时间，而此处考虑充分的余量，则当假定匹配滤波器的抽头数为128时，设定刷新间隔为{(2×128+1)×128}T_c的时间。

在ADD33R1中的多路复用器的控制定时如图15所示。这里以MUX131为例。用PN11表示应选择对ADD33-1的输入信号的定时，用PN12、PN13、PN14表示应选择对ADD32-1、ADD32-2、ADD32-3的输入的定时。另外，用V_ref表示应刷新ADD33R1的定时。PN11、PN12、PN13、PN14与REF1～REF4的定时完全相同，刷新定时是超过该定时的整个期间。由此，确保充分的刷新时间。

图16是用来生成SHs的抽样保持信号的电路，每次生成的抽样保持的时钟CLK16用9位计数器(用COUNTER表示的输出为257(用二进制表示为100000001)时，用“与”电路AND1来判定。该脉冲保持到下一个时钟的输入。

用17是用来生成由SHs所使用的PN符号的电路，假定在主抽样保持电路中进行刷新的抽样保持电路为SHi，表示它的刷新的信号假定为SHi，生成SHi和PNi的逻辑积作为SHs的PN符号。因此，将输入了PN1和SH1、PN2和SH2、…、PN128和SH128的128个“与”门、ADN171、AND172、…、AND17128的输出输入到1个“或”门OR17中，并将OR17的输出作为SHs的PN符号。

如前所述，有关本发明的多路复用器，按组将所述第1加法器第2加法器分为多个组，并设定代替第1加法器的1个组功能的第1辅助加法器和代替第2加法器的1个组功能的第2辅助加法器，这些第1、第2辅助加法器的输出分别输入到第2减法器、第2减法器中，因为也进行由第1、第2辅助加法器所代替的分组刷新，所以可以一面确保运算速度一面对整个电路进行刷新，而且具有电路规模小的出色效果。

下面根据附图说明有关本发明的匹配滤波器的另1个实施例。

在图20中，匹配滤波器作为抽样保持电路具有主抽样保持电路SHm和辅助抽样保持电路SHs；辅助抽样保持电路具有保持在主抽样保持电路中应被保持的1个数据的功能。即辅助抽样保持电路应该能代替主抽样保持电路中的1个抽样保持电路的功能，因此，可以依次中止主抽样保持电路内的抽样保持电路的工作。

抽样保持电路SHm、SHs的输出被输入到第1加减法电路ADD1和第2加减法电路ADD2中，这些加减法电路分别就各抽样保持电路的正负输出(图20中，用p、m表示SHm、SHs的正、负输出)进行加法运算。这样通过设定了2个加减法电路，因此有可能中止两个加减法电路中的一个。并且，加减法电路ADD1、ADD2的输出根据多路复用器MUX0有选择地被输出，形成模拟输出电压。

图2是更详细地表示主抽样保持电路SHm并且同时表示了辅助抽样保持电路的框图。主抽样保持电路SHm由4个抽样保持电路模块SHM1、SHM2、SHM3、SHM4组成。这些抽样保持电路通过应与保持数据相乘的PN符号值生成P、m2个系统的输出。SHs的输出和SHm的输出将P的各个输出和m的各个输出合并起来，将两者分别输入到ADD1和ADD2。此处假定正的输出成分为Oshp，负的输出成分为Oshm。另外，ADD1中的正的成分输入端为tp1，负的成分输入端为tm1,ADD2的正的成分输入端为tp2，负的成分输入端为tm2。这样，由于合并主抽样保持电路SHm和辅助抽样保持电路SHs的输出并输入到加减法电路ADD1、ADD2二者中，如果任何一方的加减法电路工作，则能生成有效输出Aout(图)。

如图4所示，单位抽样保持电路SH1具有连接输入电压Ain的输入开关SWH41、连接该输入开关的输入电容Con4，输入电容连接到由3级串联的MOS反相器组成的反相电路INV4。INV4的输出通过反馈电容Cf4被反馈到它的输入端，通过INV4的高开环增益确保输入输出关系的线性。INV4在通过3级MOS反相器确保高增益的同时，通过接地电容和平衡电阻防止振荡。在实行由抽样保持电路所产生的数据保持时，在将SWH41闭合之后断开，将电荷保持在电容Cin4、Cf4中，从INV4的输出端输出输入电压Ain。此处，电容Cin4、Cf4的容量比是1比1，Ain的反向原封不动地从INV4输出。对应于Oshp、Oshm的多路复用器MOX41、MOX42被连接到反相电路INV4的输出端，任何一方的多路复用器输出Ain，其他多路复用器输出基准电压。此处，基准电压为输出电压的基准，对应于数值“0”。

再者，单位抽样保持电路SH1具有用于刷新的开关SWH42、SWA4，这些开关与多路复用器MUX41、MUX42一起受控制信号Ctr14控制。SWH42将VR连接到Cin4，SWA4使INV4的输入输出短路，通地闭合这些开关，SH1被刷新，偏置被消除。在该刷新期间，SH1不可能使Ain保持和输出，而是使用SDs代替它。当进行该刷新时，MUX41、MUX42被设定，以便输出基准电压，相对于加减法电路而言输出基准电压。

因为SH2～SH32的结构与SH1相同，故省略其说明。

如图5所示，助抽样保持电路SH5被构成为与单位抽样保持电路相同。图中，SWH51是用来将Ain连接到输入电容Cin5的开关，SWH52是用来将VR连接到Cin5的开关，INV5是连接Cin5的3级MOS反相器电路，Cf5是将INV5的输出反馈到它的输入端的反馈电容，SWA5是用来使INV5的输入输出短路的开关，MOX51是用来将INV5的输出作为Oshp1输出的多路复用器，MOX52是用来将INV5的输出作为Oshm1输出的多路复用器。此处，电容Cin5、CfS的容量比为1比1，Ain的反向原封不动地从INV5输出。

开关SWH51、SWH52、SWA5、MOX51、MOX52受控制信号Ctr15物控制，在刷新时，断开SWH51并闭合SWH52，在闭合SWA5的同时，设定MOX51、MOX52以便输出基准电压。这样一来，偏置电压被消除，同时对加减法电路的输出就成了基准电压。

在图6中，所述开关SWA4(图4)是通过控制信号Ctr16来通断将PMOS的漏、源极和mMOS的源、漏极相互连接而构成的晶体管T6的开关。在T6的pMOS的漏极中，通过虚拟真晶体管DT6连接输入电压Vin6、Ctr16被输入到T6的nMOS和DT6的pMOS的栅极，同时通过反相器INV6被输入到T6的pMOS的栅极和DT6的nMOS的栅极。因此，当Ctr16为高电平时，T6被闭合。另外，DT6和T6是使反极性的MOS并联而成的，故能消除Cin4的偏置并提高输出Vout6的精度。另外，SWA5与SWA4的结构相同，故其说明将从略。

在图8中，多路复用器MUX51(图5)用极性相反的控制信号开闭2个并联MOS开关，相对于输入电压Vin81、Vin82设定并联连接pMOS、nMOS而形成的MOS开关T81、T82。控制信号Ctr18被输入到T81的nMOS的栅极和T82的pMOS的栅极，进而通过反相器INV8被输入到T81的pMOS的栅极、T82的nMOS的栅极。当Ctr18为高电平时，T81闭合，低电平时T82闭合。由此，Vin81或Vin82将作为输出Vout8被输出。再者，多路复用器MUX0、MUX41、MUX42、MUX52的结构相同，故说明省略。

图21中，加减法器ADD1(图20)具有用于对Oshp进行相加的4个加法单元ADD33-1、ADD32-1、ADD32-2、ADD32-3、以及用于对Oshm进行相加的4个加法单元ADD33-2、ADD32-4、ADD32-5、ADD32-6。ADD32-1、ADD32-2、ADD32-3是32输入的加法单元，对SHM2、SHM3、SHM4的正输出实行相加。ADD32-4、ADD32-5、ADD32-6是32输入的加法单元，对SHM2、SHM3、SHM4的负输出实行相加。另外，Oshp、Oshm的相加结果被输入到SUB9中，并从前者中减去后者。加减法器ADD1的中止、刷新由控制信号Ctr19进行控制，如前所述，这时采样保持回路SHm中对应的多路复用器MUX41、MUX42(图4)、及采样保持回路SHs中对应的多路复用器MUX51、MUX52(图5)被控制输出基准电压。因此，整个加法电路的输出、即减法电路的全部输入都变成基准电压，并且加减法电路ADD1将输入基准电压作为Vout9。另外，ADD2的结构与ADD1的相同，故说明从略。

加法单元ADD33R1的结构与ADD33-1相同，在ADD33-1、ADD32-1、ADD32-2或ADD32-3被刷新时，代替其加法单元的功能。加法单元ADD33-1、ADD32-1、ADD32-2、ADD32-3依次被刷新，在其加法单元应处理的数据被输入到ADD33R1。另一方面，加法单元ADD33R2的结构与ADD33-2相同，在ADD33-2、ADD32-4、ADD32-5或ADD32-6被刷新时，代替其加法单元的功能。加法单元ADD33-2、ADD32-4、ADD32-5、ADD32-6依次被刷新，在其加法单元应处理的数据、被输入到ADD33R2。

在图10中，ADD32-1具有由同一容量的32个电容C101～C1032并联连接而成的电容耦合，其输出被连接到由3级串联MOS反相器组成的反相器电路INV10。INV10的输出通过反馈电容Cf10被反馈到它的输入端，由于良好的线性特怀，将电容耦合的输出原封不动地作为输出Vout10而输出。此处，C101～C1032的容量和Cf10的容量比为1比32，例如，当在C101～C1032上加入相等的输入电压时，INV10输出等于各输入电压的电压。进而在INV10中连接使其输入输出短路的开关SWA10(与SWA4的结构相同)，当通过控制信号Ctr10被闭合时，将使ADD32-1刷新。在刷新时，加法电路的输入电压全部变成基准电压，通过将反相器INV10的输入输出端短路，使输出Vout10变成基准电压。再者，ADD32-2～ADD32-6的结构相同，故说明从略。

在图11中，ADD33-1具有由同一容量的33个电容C111～C1133并联连接而成的电容耦合，其输出被连接到由3级串联MOS反相器组成的反相器电路INV11，INV11的输出通过反馈电容Cf111被反馈到它的输入端，由于良好的线性特性，将电容耦合输出原封不动地作为输出Vout11而输出。所述C111～C1133的容量和Cf11的容量比为1比32，与ADD32-1的加权相同。此处，由于在C111～C1132的任何一个中输入了无效的输入(基准电压)，因此成为忽视1个输入的电容听比率设定。因此例如在C111～C1133中的任何一个电容上外加了基准电压，并在除此之外的电容上外加某个相同的输入电压时，INV11将输出使该相同的输入电压反相了的电压。进而在INV11连接使其输入输出短路的开关SWA11(结构与SWA4相同)，当通过控制信号Ctr111被闭合时使ADD33-1刷新。如前所述，在刷新时，加法器的输入全部变成基准电压，由于反相器INV11的输入输出被短路，输出Vout11就变成基准电压。另外，由于ADD33-2同样地被构成，故说明从略。

在图22中，减法器SUB9具有由用来相加ADD33-1、ADD32-1、ADD32-2、ADD32-3的输出(用P1、P2、P3、P4表示)的4个电容Cp1、Cp2、Cp3、Cp4组成的电容耦合，其输出被输入到由3级串联MOS反相器组成的反相器电路INV121中。INV121的输出通过反馈电容Cf121被反馈到它的输入端，并确保线性特性。通过电容C12，相同的反相器电路INV122被连接到INV121的后一级，由电容Cm1、Cm2、Cm3、Cm4组成的电容耦合被连接到INV122。另外，反馈电容Cf122被连接到INV122。ADD33-2、ADD32-4、ADD32-5、ADD32-6的负输出(用m1、m2、m3、m4表示)被连接到这些电容上，并输出它们的相加结果。INV121的输出是P1～P4的相加结果的反相，在由C12和Cm1～Cm4组成的电容耦合中它与m1～m4之和相加。进而由于该相加结果在INV122中被反相，故从P1～P4的相加结果中减去m1～m4的相加结果的值将作为INV122的输出Vout12而产生。此处，电容Cp1～Cp4的各容量与Cf121的容量之比为1比4，例如，当在Cp1～Cp4上加入相等的输入电压时，INV121就输出等于各输入电压的电压。另一方面，电容Cm1～Cm4的输入以均等的权重。例如当输入具有完全相等的正值时，最后的输出Vout12就等于它的输入，另外，当具有完全相等的负值时，Vout12变成沿着轴使基准电压反相的电压。进而，用于刷新的开关SWA121、SWA122被连接到INV121、INV122中，并由控制信号Ctr112进行控制。

与多路复用器MUX51相同的多路复用器MUX120、MUX121、MUX122、MUX123、MUX124被分别与Cp1～Cp5的输入相连接，p1～p5。同样，多路复用器MUX125、MUX126、MUX127、MUX128、MUX129择一地输出p1～p5、m1～m5的输入和基准电压V_ref，当使SUB1刷新时，MUX120～MUX129全部输出V_ref。为控制该刷新，所述Ctr112被输入到MUX120～MUX129中。另外，由于SUB2与SUB1的结构相同，故说明从略。

如图19所示，以上的匹配滤波器一面依次对在抽样保持电路中的模拟输入电压进行抽样并保持，一面在间歇地抽样保持电路进行刷新。图中，SH1～SH128表示各单位抽样保持电路SH1～SH128的抽样和保持的定时，SHs表示辅助抽样保持电路的抽样定时。图中，白色脉冲表示有效的抽样，黑色脉冲表示刷新时的定时。另外，一次抽样期间T_c被认为是用来对在抽样保持电路中的电容(图4中的Cin4、Cf4)进行充电的充分时间。在第1周期内，由SH1～SH128所产生的抽样和保持被依次执行(在SH128的前面所划的虚线示出省略了SH4～SH127的期间的表示)。之后进行由辅助抽样保持电路SHs所产生的抽样和保持。如果考虑与第1周期相同的定时，这时就进行由第2周期SH1所产生的抽样和保持，但SH1中止。而且如用RSH1(用RSH1～RSH128表示SH1～SH128的刷新的定时)所表示的那样，在该SH1的中止期间对SH1进行刷新。在第3周期再次进行由整个抽样保持电路SH1～SH128所产生的抽样，并对主抽样保持电路不实行刷新。在第4周期，中止SH2，并用辅助抽样保持电路SHs代替它，这时对SH2进行刷新。之后，每2个周期对SH3～SH128实行中止和刷新，使用SHs代替其单位抽样保持电路。如果将上述T_c作为基准，则SHs的持续时间为T_c，周期为257T_c ,RSH1～RSH128的持续时间为128T_c，周期为257×128T_c。

经验判明，在抽样保持电路的刷新周期应该设定使由电流漏泄所产生的输出电压误差不超过允许值，并且应特别地考虑由在INV4(图4)、INV5(图5)中的电流漏泄所引起的误差。另外，如果考虑整个控制的容易性，如图19所示，则每个符号周期(在图19中的2个符号周期)单位期间应对主抽样保持电路中的1个抽样保持电路进行刷新。严格地讲，在图19的场合，因为对刷新的抽样保持电路依次移动，所以周期为(2个符号周期+1芯片周期)。此处，主抽样保持电路的各抽样保持电路依次被刷新，例如，如果前次SH1被刷新，则这次进行SH2的刷新，因此严格地说，刷新的间隔与符号周期不一致，但可以使用符号周期单位T_s作为刷新的基本周期。即在假定从某个抽样保持电路被刷新后到下一个抽样保持电路被刷新的间隔的近似自然数为T_s(符号周期)、匹配滤波器的抽头数目为N、芯片时间为T_c(秒)、在上述反相器中由电流漏泄所引起的每单位时间的电压变动为L_v(伏/秒)时，到相同的1个抽样保持电路被再次刷新的间隔T_d(秒)为：Td=N(Ts·N+1)Tc (2)

假定由在该期间内的电流漏泄所引起的误差允许来Ev(伏)，则有必要形成Td·Lv＜Ev (3)由以上可得到

Ts <

(\frac{Ev}{NTcLv} - 1) \frac{1}{N} - - - - - - - - - - - - - (4)

的关系式。其中，由于刷新频率提高和消耗电力增大，故T_s应设定在上限数值。

辅助抽样保持电路SHs在即将实行其抽样保持之前被刷新(图中，用RSHs表示SHs的刷新定时)，RSHs的持续时间为129T_c，周期为257T_c。

抽样保持电路如果经常不有效地保持整个抽头数目N个的数据，则不能生成有效输出，但如上所述，如果加减法电路任何一方动作，就能生成有效输出，因此，对于加减法电路不存在基于芯片时间等的制约。再者，即使在加减法电路中，INV10(图10)、INV11(图11)、INV12(图22)的电流漏泄也是重要的。加减法电路中在一方的使用时期，另一方刷新，如图19的RADD1、RADD2中所示那样，ADD1、ADD2交互地被刷新。此处，规定RADD1、RADD2的持续时间为256T_c，周期为512T_c。

多路复用器MUX0选择正在工作的加减法电路的输出，经常输出有效数据作为Aout。

应乘到模拟输入电压的PN符号每1个周期被循环使用，至各单位抽样保持电路的PN符号如图23所示，被存储在移位寄存器中。每一个抽样保持周期将时钟CLK14输入到该移位寄存器中，每次PN符号被移位。到了移位寄存器的末端的PN符号又被返回到它的首端。用PN1、PN2、PN3、…、PN128来表示应给予图中SH1、SH2、SH3、…、SH128的PN符号。

用来对各单位抽样保持电路进行抽样和保持的信号(由1个“1”信号和127个“0”信号组成，只对输入了“1”信号的抽样保持电路进行抽样和保持)被存储在如图24中所示的移位寄存器中，与图23一样，通过使该信号循环，进行抽样和保持。该移位寄存器也由与CLK14一样的时钟CLK15驱动。但是，在由辅助抽样保持电路所代替的定时时，因为必须中止该抽样保持，所以取SHs的NOT(“非”)，将它和各抽样保持信号的AND(“与”)作为最后的抽样保持信号。图中，SH1～SH128为最后的抽样保持信号，SH1’-SH128’是取辅助抽样保持电路的信号的AND(“与”)以前的一定周期的信号。

如前如所述，有关本发明的匹配滤波器，假定辅助抽样保持电路为1个，考虑到因漏泄引起的电压变动和输出电压的允许误差，因为设下了刷新的间隔，因此能一面确保运算速度一面对整个电路进行刷新，而且具有电路规模小的出色效果。

Claims

权利要求1：在匹配滤波器中具备保持时间系列的模拟输入电压而且输出暂时保持的模拟输入电压作为随PN符号值而异的路径的输出的多个主抽样保持电路、能保持在该主抽样保持电路中应保持的中分模拟输入电压的辅助抽样保持电路、将在这些抽样保持电路的输出中对应于PN符号“1”的路径的输出进行相加的第1加法器、将在抽样保持电路的输出中对应于PN符号“0”的路径的输出进行相加的第2加法器、从第1加法器的各输出减去第2加法器中对应输出的减法器、以及对由辅助抽样保持电路所代替的抽样保持电路进行刷新的刷新装置，该匹配滤波器的特征在于，所述的第1加法器和第2加法器按组成成多个组设定代替第1加法器的1个组功能的第1辅助加法器和代替第2加法器的1个组功能的第2辅助加法器，所述减法器设定第1和第2这2个减法器，所述第1、第2辅助加法器的输出分别被输入到第1减法器、第2减法器中，刷新装置适时地对由第1、第2辅助加法器所代替的组进行刷新，而且也选择第1、第2减法器中的一个进行刷新。
权利要求2：在匹配滤波器中具备具有保持时序的模拟输入电压并且输出暂时保持的模拟输入电压作为随PN符号的值而异的路径输出的多个抽样保持电路的主抽样保持电路，包含将在这些抽样保持电路的输出中对应于PN符号“1”的路径的输出进行相加的第1加法器、将抽样保持电路输出中对应于PN符号“0”的路径的输出进行相加的第2加法器、以及从第1加法器的输出减去第2加法器的输出的减法器的加减法电路、能抽样并保持应在上述抽样保持电路中抽取并保持的部分模拟输入电压的辅助抽样保持电路、由与上述加减法电路等效的电路所组成的第2加减法电路、选择其一地输出所述加减法电路或第2加减法电路中的一方的输出的多路复用器，以及对用辅助抽样保持电路所代替的抽样保持电路进行刷新，进而对没有用多路复用器选择的加减法电路或第2加减法电路进行刷新的刷新装置，并且所述抽样保持电路和辅助抽样保持电路的输出被输入到加减法电路和第2加减法电路的二者之中，该匹配滤波器的特征在于，辅助抽样保持电路设定1个，主抽样保持电路中的各抽样保持电路依次被刷新，在相继假定被刷新的抽样保持电路的刷新间隔的近似自然数为Ts(符号周期)、匹配滤波器的抽头数为N、芯片时间为T_c(秒)、由各抽样保持电路中的电流漏泄引起的电压变动为L_v(伏/秒)、允许误差为Ev(伏)时，设定为使得 $Ts < (\frac{Ev}{NTcLv} - 1) \frac{1}{N} - - - - - - - - - - - - - - - (1)$ 成立。
权利要求3：权利要求1记载的匹配滤波器电路的特征在于刷新装置依次对在主抽样保持电路中的1个抽样保持电路进行刷新。
权利要求4：权利要求2记载的匹配滤波器电路的特征在于刷新装置依次对在主抽样保持电路中的1个抽样保持电路进行刷新。
权利要求5：权利要求2记载的匹配滤波器的特征在于，刷新间隔在式(1)的范围尽可能设定大一些。