CN1255780A - 匹配滤波器电路 - Google Patents

Abstract

一个匹配滤波器电路通过数字计算进行相关计算。一个模/数转换器(A/D)用来接收一个输入电压并输出一个数字电压。该匹配滤波器还包括一组多个寄存器,它连续地相应于抽样时钟,保持所述的数字电压,一个循环移位寄存器具有相应于所述的寄存器的级,每一个所述的级相应于所述的寄存器保持1比特系数,多个异或电路,它们中的每一个对所述的数字信号的每一比特和所述的1比特系数执行异或操作;一个模拟加法器,它将所述的异或电路的输出累加起来。

Description

匹配滤波器电路

本发明涉及到一个匹配滤波电路，尤其涉及到用于一个直接序列码分多址(DC-CDMA)通信系统的信号接收装置中的匹配滤波器。

近来，扩频通信系统，特别是DS-CDMA通信系统，在移动无线系统和无线局域网领域引起了人们的注意。

在DS-CDMA系统中，在发送端，传输数据被调制，并被一个PN码扩展，而在接收端，接收的信号被一个PN码解扩，使得传输数据得以再现。一个滑动相关器或一个匹配滤波器用来进行解扩。滑动相关器的电路很小，但它需要较长时间来进行相关计算。另一方面，匹配滤波器的相关计算很快，但它的电路很大。

传统的匹配滤波器是由一个电荷耦合器件(CCD)，表面声波器件(SAW)，或一个数字电路组成。在专利公开Hei06-164320中，本发明的发明者提出了一个匹配滤波器，它由一个模拟电路组成，它速度高而能耗低。匹配滤波器包括一个抽样和保持电路，用于保持大量的作为离散数据的输入模拟信号；大量的乘法电路，用于将经循环移位的乘数与模拟信号相乘；和一个加法器，用于将相乘了的数据相加。

匹配滤波器的电路较大，因为它需要许多抽样和保持电路，以及例如刷新电路等的外围电路。

本发明有一个目的是提供一个电路较小的匹配滤波器，并保持低能耗的特征。

根据本发明的匹配滤波器，包括一个A/D转换器，用于将连续模拟输入电压信号转换成数字电压信号，并计算连续的数字信号的乘法和加法。这一加法是通过一个模拟电流加法电路，一个模拟电压加法电路或一个数字电压加法电路来执行的。

图1是根据本发明的匹配滤器的第一种实施方式，表示一个DS-CDMA通信系统的信号接收电路的一个方框图；

图2是第一种实施方式的一个总方框图；

图3是表示第一种实施方式的详细方框图；

图4是表示第一种实施方式的电流加法电路的一个方框图；

图5是表示图4中的电流加法电路的一个电路图；

图6是表示另一个电流加法电路的电路图；

图7是表示还有另外一个电流加法电路的电路图；

图8是表示用于图7中的电流加法电路的一个比特加法电路的电路图；

图9是表示一个模拟电压加法电路的方框图；

图10是表示匹配滤波器抽样和保持电路的电路图；

图11是表示数字电压加法电路的电路图；

图12是表示图11中数字电压加法电路的比特加法电路的电路图；

图13是表示图11中数字电压加法电路的另一个比特加法电路的电路图；

图14是表示图11中数字电压加法电路的还有另一个比特加法电路的电路图；

图15表示另一个数字电压加法电路中的电路图；

图16是表示图15中数字电压加法电路的比特加法电路的电路图；

图17是表示图15中数字电压加法电路的一个最终加法电路；

图18是表示图15中数字电压加法电路的另一个比特加法电路；

图19是表示图16中比特加法电路的逻辑电路的电路图；

图20是表示另一个数字电压加法电路的比特加法电路的电路图；

图21是表示图20中数字电压加法电路的最终加法电路的电路图；

图22是表示图20中比特加法电路的变形的电路图；

图23是表示匹配滤波器电路的第二个实施方式的方框图。

此后，参考附图，描述根据本发明的匹配滤波器电路的优选的实施方式。

图1是表示一个DS-CDMA通信系统的信号接收电路的方框图，它使用的是根据本发明的匹配滤波器的第一个实施方式。

图1中，1是正交检测电路，它检测出一个中频(IF)信号，并将该IF信号分成一个同相分量(I-分量)和一个正交分量(Q-分量)。31和32是通过低通滤波器21和22从正交检测器1接收I和Q分量的匹配滤波器，并将这两分量解扩。匹配滤波器电路31和32的解扩输出被输入到抽样和保持电路81和82，以及电平检测电路4。

电平检测电路4计算匹配滤波器31和32的输出的电功率，并将该电功率转换成一个数字信号。电平检测电路4的输出在环形积分电路5中，于多个码元时期内通过环形积分来平均。峰值的峰值定时在峰值检测电路6中在一个比预定的门限更高时提取出来。“n”个峰值被提取出来，例如最多“4”个。峰值检测电路6的输出被输入到抽样和保持控制电路7，它决定抽样和保持电路81和82的抽样定时，与提取出来的峰值的相位同步。响应于抽样和保持控制电路7的控制信号，相应于比门限高的峰值的解扩输出的I和Q分量在抽样和保持电路81和82中保持。

图2是具有抽样和保持电路81的第一个实施方式的总的框图。由于抽样和保持电路82与抽样和保持电路81类似，因此对它的描述忽略。抽样和保持电路81包括：n个抽样和保持电路SH1到SHn，它们并行地连到匹配滤波器电路31的输入；多个A/D转换器，它将抽样和保持电路SH1到SHn的输出转换成模拟信号；一个复用器，它从诸个A/D转换器的输出中选择一个输出到相干检测电路9。

相干检测电路9通过匹配滤波器31和32来检测相关峰值。这些峰值被rake混合器10同步合并，并作为一个解调数据从输出接口(IF)输出。

因此，多个预定路径的相关峰值被抽样和保持，并且其电功率被减小。

图3是表示匹配滤器31和32的第一种实施方式的详细的方框图。匹配滤波器MF包括一个A/D转换器(用A/D表示)，用于接收相应于图1中I或Q分量的模拟输入信号A。A/D转换器的一个输出被并行地输入到数据寄存器队列R₁₁到R_1n和R₂₁到R_2n。数据寄存器R₁₁到R_1n被时钟CLK₁控制，使得其中某一个数据寄存器保持A/D转换器的输出。数据寄存器R₂₁到R_2n被时钟CLK₂控制，该时钟CLK₂从CLK₁移位半个码片时间，使得其中某个数据寄存器保持A/D转换器的输出。因此，执行双抽样。

选择器SEL₁到SEL_n和异或门XOR₁到XORn相应于数据寄存器R₁₁到R_1n和相应于数据寄存器R₂₁到R_2n而放置。数据寄存器R₁₁和R₂₁的输出输入到选择器SEL₁，数据寄存器R₁₂和R₂₂的输出输入到选择器SEL₂，数据寄存器R_1n和R_2n的输出输入到选择器SEL_n的输入。每一个选择器SEL₁到SEL_n被时钟CLK₃控制，用于选择输出连接的数据寄存器R₁₁到R_1n，或R₂₁到R_2n。时钟CLK₃与时钟CLK₁或CLK₂同步。例如，当CLK₃处于高电平时，数据寄存器R₁₁到R_1n被选择，当CLK₃是低电平时，R₂₁到R_2n被选择。

选择器SEL₁到SEL_n的输出输入到相应的异或门XOR₁到XOR_n。每一个异或门XOR₁到XOR_n都是一个电路，它用于将从相应的数据寄存器输出的数字数据的每一位与PN码序列的1比特数据数据进行逻辑异或计算。当PN码序列的比特是“1”时，从SEL₁到SEL_n的输出来的相应输出不变地通过异或门。当PN码序列是比特“0”时，从SEL₁到SEL_n的输出来的相应的输出的每一位被反转，并从异或门输出。

PN码序列存贮在移位寄存器SREG里，它的最后一级反馈回它的第一级。时钟CLKS与时钟CLK₁同步，CLK₂输入到移位寄存器SREG，使得PN码序列相应于从A/D转换器输入到数据寄存器的数据被移位和循环。

当一个新的PN码序列被载入到移位寄存器SREG时，新数据相应于时钟CLKS顺序地输入到移位寄存器SREG的数据输入端Din。

异或门的输出输入到电流加法电路ADD，它输出一个相应于异或门输出的总和的模拟电流信号Aout。模拟电流信号Aout输出到电平检测电路4和抽样保持电路81或82。

匹配滤波器电路的大小比传统的电路小，因为匹配滤波器电路MF里的相乘操作由数字电路执行。电功率消耗也被减小。由电流加法电路ADD执行的加法操作是高速高精度的。

如果执行单个抽样，那么只需要数据寄存器序列中的某个，且选择器SEL₁到SEL_n可被省略。或者也可以用两个以上数据寄存器序列来进行高阶过抽样。

图4是一个表示电流加法电路的方框图。电流加法电路ADD包括相应于XOR₁至XORN_n的多个D/A转换器D/A₁到D/A_n，它们中的每一个将相应的异或门的输出的每一位的数字电压信号转换成模拟电流信号。

当XOR₁到XOR_n的输出是“K”比特数字数据时，电流信号相应于“K”比特被归类成“K”个组。相应于LSB的模拟电流信号被输入到模拟比特加法电路AADD1，相应于LSB的第二个比特的模拟电流信号输入到模拟比特加法电路AADD1，…，相应于MSB的模拟电流信号输入到模拟比特加法电路AADDK。模拟比特加法电路AADD1到AADDK的输出被输入到一个电流模式的加权加法电路WADD，它根据相应的比特的权值加权相乘，并将它们加法。模拟电流信号的一个输出Aout相应于异或电路XOR₁到XOR_n的输出的总和。

图5是一个表示图4中电流加法电路ADD的电路图。作为一个例子，异或门XOR₁到XOR_n的输出的位数是4位，即就是说，XOR₁输出4比特b10，b11，b12，b13，XOR2输出4比特b20，b21，b22，b23，…，XOR_n输出4比特bno，bn1，bn2，bn3。这些比特的每一位bi，j-1”(XOR_i的第j比特)输入到一个开关Ti，j，它由一个nMOS晶体管组成，并在它的栅上接收该比特。开关Ti，j当比特b_i，j-1是高电平时闭合。每一个开关Ti，j的漏极与一个恒流源Iij连接，当相应的开关Ti，j闭合时恒流源输出一个预定的电流。开关的源极同时连接到一个输出Aout，用于输出一个流过闭合开关的总电流，作为相应于总和的模拟值。连接到第二比特bi1的恒流源输出一个是LSB恒流源的电流的两倍的电流。连接到第三位bi2的恒流源输出一个是LSB的恒流源的电流的4倍的电流。连接到第四位比特bi3的恒流源输出一个LSB恒流源电流的8倍的电流。因此，电流根据二进制数的位权重来进行加权。

图6是一个表示另一个电流加法电路的电路图。与图5中类似的部件用与图5中一样参考标识表示。从XOR_j到XOR_n的输出的每一比特bi，j-1都被连接到一对由nMOS组成的开关T_ij1和T_ij2。开关T_ij1和T_ij2在它们的漏极连接到一恒流源I_ij。开关T_ij1和T_ij2在它们的源极连接到减法电路SUB的正和负端Ioutp和Ioutm。比特bi，j-1直接连接到开关I_ij1，并通过一反相器IVij连接到开关T_ij2。开关I_ij1当b_ij-1处于高电位时闭合，开关T_ij2当b_ij-1处于低电位时闭合。减法电路SUB从输入到IoutP的电流总和减去输入到Ioutm的电流总和，使得偏差电流(offset current)被抵消。相关峰值具有关于减法电路的SUB的输出的上限或下限的电平。

图7是一个表示还有另一个电流加法电路的电路图。与图5中相类似的部件用与图5中一样的标识表示。从XOR_j到XOR_n的输出的每一比特b_i，j-1都连接到由nMOS组成的开关T_ij。开关T_ij在它的漏极连接到一个比特加法电路ADDj的恒流源I_ij的源极。比特加法电路ADD_j计算流过闭合的开关T_ij(i＝1到n)的电流的总和，并用相应于位权重的加权值来对总数加权相乘。由于加权通过比特加法电路ADD0到ADD3执行，不需要改变恒流源的电流，电路被简化。

图8是一个表示用于图7中电流加法电路的比特加法电路ADD0的电路图。由于其它比特加法电路与ADD0类似，其描述被省略。比特加法电路ADD0由一电流放大电路组成，它包括用于接收从XOR₁到XOR_n输出的总的LSBSI₁₁到In1的开关TT41。与TT41同极性的开关TT42在它的栅处连接到T41的栅。总的LSB也输入到TT42的栅。恒流源II₄₁和II₄₂分别连接到开关TT41和TT42的源极。当恒流源II₄₁和II₄₂的电流不同时，开关TT42的源电流是输入电流I₁₁到I_1n与II₄₂/II₄₁相乘的总和的电流(II₄₁是电流源II₄₁的电流，II₄₂是电流源II₄₂的电流)。在图8中的电路中，II₄₁＝II₄₂，比特加法电路ADD1到ADD3分别具有为“2”，“4”和“8”的相乘因子II₄₂/II₄₁。

图9是一个表示模拟电压加法电路的方框图。在这一电路中，数字并行计数器PCNT用来计算从相应的异或电路XOR₁到XORK输入的数字数据中的“1”比特的数目。数字并行计数器可以用IEICE的技术报告，CAS94-103，VLD94-119，ICD94-227(1995-03)，由Tomomi NAKA GAWA等著作的“用NeuMOS的具有并行计数器的乘法器的设计”中表示的电路取代。

图10是一个表示图2中抽样和保持电路的电路图。由于抽样和保持电路SH₂到SH_n与SH₁类似，因此将其描述省略。抽样和保持电路SH₁包括MOS晶体管TT51和TT52，恒流源II51和II52，开关SW。MOS晶体管TT51的漏极和栅极相互连接，开关SW连接于TT51的栅极和TT52的栅极之间。开关SW由抽样和保持控制电路7来的控制信号控制。

图11是一个表示数字电压加法电路ADD的电路图。从异或电路XOR₁到XOR_n的输出b10～b1k，b20～2k，…，bno～bnk分别地输入到加法器ADD的比特加法电路BAD0到BADk。比特加法电路BAD0到BADk的输出分别地输入到移位寄存器BSF0到BSFk。每一个比特加法电路BAD0到BADk将全部的异或电路XOR₁到XOR_n的相应的比特累加起来，例如，BAD0将b10，b20，…，bn0累加起来。根据输入到移位器的比特的权重，每个移位器BSF0到BSF_k对比特加法电路BAD0到BAD_k的相关输出执行一位或多位比特移位操作，相应于比特组b10到bn0，b20到2n，…，和bk0到bkn的权值2⁰，2¹，…，2^k，它根据输入到移位器的比特权值来的。被移位的位数是0，1，2，…，K移位器BSF0到BSF_k的输出被最终加法器FAD累加起来。

比特加法电路BAD0到BAD_k可通过数字平行计数器构成，如上所述，它从相应的异或电路XOR₁到XOR_k计算输入数字数据的“1”比特的数目。数字并行计数器可以用IEICE的技术报告CAS94-103，VLD94-119，ICD94-227(1995-03)，中由Tomomi NAKAGAWA等著作的“用NeuMOS的具有并行计数器的乘法器的设计”中的电路取代。

图12表示相应于上述比特加法电路BAD0的门限型比特加法电路。相应于输入比特的数(K+1)提供多个门限型比特加法电路。一种门限型比特加法电路包括m个门限TH1到THm。 $m=\mathrm{int}\left[\frac{\log (n-1)}{\log 2}\right]+1---\left(1\right)$ BAD0产生一个m比特数字数据作为输入LSB的总数。门限电路THm输出Bm作为数字数据的MSB，THm-1输出第二个比特Bm-1，…，TH1输出LSBB1。由多个并行电容组成的电容耦合连接到门限电路TH₁到THm。异或电路XOR₁到XOR_n的总LSB b10到bn0输入到总门限电路，第二比特和更高比特的门限电路TH1到THm-1通过反相器接收来自于上层门限电路TH2到THm的输出。输出B1到Bm的反相输出被标识为B’1到B’m。门限电路THm-2接收b10到bn0，B’m到B’m-1，…，TH1接收b10到bn0和B’m到B’i。

门限电路TH1到THm相应于输出比特B1到Bm分别地包括反相器或比较器I₁₁到Im₁，并且电容耦合连接到这些反相器的输入。反相器I₁₁到I₁m的输出分别地连接到连接器I21到I2m。输出B1到Bm是从反相器I21到I2m的输出，输出B’1到B’m是从反相器I₁₁到I1m输出。

在门限电路TH1，电容耦合包括相应于门限TH1的同一容量的电容C01到C0n，它们连接到b1，0到bn，0。连接到B’2到B’m的电容CB12到CB1m具有相应于门限电路TH2到THm的门限的容量。反相器I₁₁到I1m具有一个门限VT＝Vdd/2，而电容之间的关系如公式(2)中所示。

C01＝C02＝...＝C0n＝2CB1m＝2²CB1m-1＝.....＝2^m-1CB12

         

         

         

CBm-1，1＝....＝Cm-1，n-1＝Cm-1，n＝2CBm-1，m

CBm1＝....＝Cm，n-1＝Cmn

                                                (2)TH1到THm的输出用使用了高斯记号[]的公式(3)表达。当输入超过门限VT时，门限电路输出“1”，否则为“0”。其它的比特加法电路BAD1到BAD_k与BAD0类似，其描述因而省略。 $\mathrm{Bm}=\left[\frac{\underset{i=-1}{\overset{n}{\mathrm{\Σ}}}{b}_{i,0}\×C_{m,j}}{\underset{j=1}{\overset{n}{\mathrm{\Σ}}}{C}_{m,j}}\right]$ $\frac{\mathrm{Bm}-1\left[\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{b}_{i,0}\×C_{m-1,j}+B_m^{\′}\×{\mathrm{CB}}_{m-1,m}}{\underset{j=1}{\overset{n}{\mathrm{\Σ}}}{C}_{m,j}+{\mathrm{CB}}_{m-1,m}}\right]}{B0=\left[\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{b}_{i,0}\×C_{0,j}+\underset{j=1}{\overset{m}{\mathrm{\Σ}}}{B}_j^{\′}\×{\mathrm{CB}}_{1,j}}{\underset{j=1}{\overset{n}{\mathrm{\Σ}}}{C}_{0,j}+\underset{j=2}{\overset{m}{\mathrm{\Σ}}}{\mathrm{CB}}_{i,j}}\right]}---\left(3\right)$

图13表示一个门限型比特加法电路BAD0的一个变形。在这一比特加法电路BAD0中，异或电路的输出间接输入到电容耦合，即就是，这些输出被输入到选择器SEL41到SEL4n，而这些选择器的输出被输入到电容耦合。选择器SEL4n接收一个参考高电压VH和一个参考低电压VL，使得某个参考电压相应于输入而输出。通过将输入电压转换成参考电压，使比特加法电路BAD0的计算精度提高。选择器SEL41到SEL4n的输出被输入到电容耦合的电容，而门限电路的反相输出通过类似的选择器(SELBm-1，m，…，SELB1m，SELB1，m-1，…，SELB1，1)被输入到低比特的电容耦合。

当反相器Im1在它的输出和输入短路时，选择器SEL4m1到SEL4mn相应于门限电压输出参考电压Vref。这样，参考电压Vref输入到电容耦合的总电容，用于刷新残留的电荷，使得计算精度得以提高。

图14表示比特加法电路的第二个变形。在这一实施方式中，一个选择器连接到一对输出比特，即就是说，有P＝n/2个选择器SEL51到SEL5P。选择器SEL51相应于两个输入比特b10和b20被控制来输出一个三阶电压(VH，Vref，VL)。通过用多电平输入，电容耦合的输入的数目变成在以上实施方式中用的一半。

图15表示用一个模拟型加法器而不是用数字型加法器的第二种实施方式。加法器ADD包括分别地相应于输出b10到b1k，b20到b2k，…，bn0到bnk的模拟比特加法器ABAD0到ABADk，它们中的每一个执行模拟加法。

图16表示一个比特加法电路ABAD0。比特加法电路ABAD0包括选择器SEL71到SEL7n用来接收比特b10到bn，0，它们中的每一个可选地输出VH或VL。计算精度由于参考电压转换而变得更高。选择器SEL71到SEL7n的输出相应于选择器被输入到电容耦合的电容C71到C7n，电容耦合的输出被输入到反相放大器I7的输出，它被通过一个反馈电容Cf7反馈到它的输入。电容C71到C7n的容量相等，电容Cf7具有的容量与电容C71到C7n的容量的总和相等。因此，比特加法电路的输出BS0是如公式(4)中所示的比特加法。公式(4)中，Vb是反相放大器的门限电压。比特加法电路与ABAD1到ABADK相类似，因此其描述省略。 $\mathrm{BS}0=\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}(\mathrm{bi}0\•\mathrm{VH}-\stackrel{\‾}{\mathrm{bi}0}\•\mathrm{VL})\•C7i}{\mathrm{Cf}7}+2\•\mathrm{Vb}$ $=-\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}(\mathrm{bi}0\•\mathrm{VH}-\stackrel{\‾}{\mathrm{bi}0}\•\mathrm{VL})}{n}+2\•\mathrm{Vb}---\left(4\right)$

允许选择器SEL71到SEL7n输出Vref，当Cf7短路时，通过输入Vref到I7来刷新C71到C7n和C75。通过刷新，残留的电荷被删除，计算的精度得以提高。

图17表示图15中的最终加法器AFAD。最终加法器AFAD包括一个由电容C80到C8k组成的电容耦合。电容耦合的一个输出被输入到一个MOS反相放大器I8，I8的输出通过一个反馈电容CfF反馈到它的输入。电容具有相应于位BS0到BSK的权值的容量，CfF的容量等于电容C80到C8k的总容量。这样，从最终加法器AFAD的输出输出的是如公式(5)中所示的加权加法。 $\mathrm{Out}=\frac{\underset{j=0}{\overset{k}{\mathrm{\Σ}}}\mathrm{BSj}\•C8j}{\mathrm{CfF}}+2\•\mathrm{Vb}=\frac{\underset{j=0}{\overset{k}{\mathrm{\Σ}}}\underset{i=1}{\overset{m}{\mathrm{\Σ}}}(\mathrm{bij}\•\mathrm{VH}-\stackrel{\‾}{\mathrm{bij}}\•\mathrm{VL})\•C8j}{n\•\mathrm{CfF}}---\left(5\right)$ 通过在最终加法器AFAD里的加权而使电容的总容量减小，电路规模变小。

图18表示比特加法电路ABAD0的一个变形。使用多个选择器SEL91到SEL9p，每个相应于几对异或电路。选择器SEL91输出一个等价于2比特输入b10和b20的3电平电压。选择器SEL91由该2比特输入控制。选择器SEC91接收高参考电压VH，中参考电压Vref和低参考电压VL，并当b10＝b20＝1时输出VL，当一个“1”，另一个是“0”时输出Vref，当b10＝b20＝0时输出VL。

图19是一个逻辑电路的电路图，它执行3电平选择器SEL9p的计算。输出比特b10和b20并行地输入到一个与门GH，一个或非门GL和一个异或门。这些逻辑门当接收到VH，VL和Vref时分别控制开关SWH，SWL和SWREF。这样，实现了3电平输出，输入线的数目也得以减小。

图20到22表示另一个数字型加法器的电路，它通过电阻电路元件执行比特加法和最终加法操作。图20表示一个比特加法电路ABAD0。比特加法电路ABAD0包括选择器SEL11，1到SEL11n，每一个选择器可以选择地输出VH或VL。选择器SEL11，1到SEL11n的输出分别地连接到电阻耦合的电阻R11，1到R11，n。电阻耦合的一个输出被输入到由MOS反转器组成的反相放大器I₁₁，它的一个输出通过电阻Rf11反馈到它的输入。电阻R11，1到R11，n具有相同的值，电阻Rf11具有的阻值等于电阻R11，1到R11，n的总阻值。这样，比特加法电路BAAD0的一个输出如公式(6)中表示。 $\mathrm{BS}0=-\frac{\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}(\mathrm{bi}0\•\mathrm{VH}-\stackrel{\‾}{\mathrm{bi}0}\•\mathrm{VL})}{R11i}}{\mathrm{Rf}11}+2\•\mathrm{Vb}=-\frac{\underset{i=0}{\overset{n}{\mathrm{\Σ}}}(\mathrm{bi}0\•\mathrm{VH}-\stackrel{\‾}{\mathrm{bi}0}\•\mathrm{VL})}{n}+2\•\mathrm{Vb}---\left(6\right)$ 其它的比特加法电路的ABAD1到ABADK与ABAD0类似，因此其描述省略。

图22是表示比特加法电路ABAD0的变形的电路，包括选择器SEL131到SEL13P。选择器SEL131接收输入比特b10和b20作为控制信号，并输出一个3电平输出。参考电压VH，VL和Vref输入到选择器SEL131，它相应输入比特b10和b20选择地输出一个参考电压。当b10＝b20＝1时，输出VH，当b10≠b20时，输出Vref，当b10＝b20＝0时，输出VL。

也可以将电容型比特加法电路(图5到7，图16到18)与电阻形最终加法器(图21)组合起来，或将电阻型比特加法电路(图20和22)与电容型最终加法器(图21)组合起来。

图23是表示匹配滤波器MF第二个实施方式的方框图。模拟输入电压Ain通过一个模数转换器(A/D)转换成数字电压，并接着输入到移位寄存器SFREG1和SFREG2的第一级。移位寄存器SFREG1和SFREG2分别相应于时钟脉冲CLK₁和CLK₂将输入电压朝最后一级移位。扩展码PN从寄存器REG输入到异或电路XOR1到XORn。与第一种实施方式不同，扩展码PN不被移位。移位寄存器SFREG1和SFREG2的输出被输入到选择器SEL1到SELn，这一点与第一种实施方式中的情况相似。与第一种实施方式类似，也用到异或电路XOR1到XORn和加法器ADD。

Claims (11)

1.一个匹配滤波电路，包括：

一个模/数(A/D)转换器，接收一个输入电压并输出一个数字电压；

一组多个寄存器，响应于抽样时钟连续地保持所述的数字电压；

一个具有相应于所述寄存器的级数的循环移位寄存器，所述每级相应于所述寄存器维持1比特系数；

多个异或电路，每个计算所述数字数据的每一比特和所述的1比特系数的异或；以及

一个模拟加法器，将所述的异或电路的输出相加起来。

2.如权利要求1中所述的匹配滤波器电路，其中所述的模拟加法器包括：

一个模拟比特加法器，它将所述的异或电路的所述输出的等效的权值的相应比特的每一个相加起来；以及

一个加权加法电路，将异或电路的输出的每一比特的所述总和加权，并将所述的加权总和累加起来。

3.如权利要求1中的匹配滤波器，其中所述的模拟加法器包括一个并行计数器。

4.如权利要求1中的匹配滤波器，其中所述的模拟加法器包括一个模拟电流加法器，它将所述的异或电路的输出相加起来，并输出一个相应于所述的总和的电流。

5.如权利要求4的匹配滤波器的电路，其中所述的模拟电流加法器包括：

多个被所述的数字电压的数字比特转换的开关，它的输出被同时连接到一个输出；

多个相应于所述数字电压的所述比特的所述权值的电流源，它连接到所述的相应于第一个开关的输入；

其中通过所述的开关的闭合，所述的电流的总和被从所述的连接的输出端输出到所述开关的所述输出。

6.权利要求4的匹配滤波器电路，其中所述的模拟电流加法器包括：

由所述的数字电压的所述比特转换的多个第一开关，它的输出被同时连接到一个输出；

相应于所述的第一开关的多个第二开关，它与所述的第一开关的切换相反；

相应于所述数字电压的所述比特的所述权值的多个电流源，它们连接到所述的相应的第一和第二开关的输入；以及

一个减法电路，它从所述的第一开关的所述的电流总和减去第二开关的所述电流总和。

7.权利要求4的匹配滤波器电路，其中所述的模拟电流加法器包括：

多个被所述的数字电压的所述比特切换的开关，其输出被同时连接到一个输出；

多个具有预定电流的电流源，连接到所述的相应的第一开关的输入；以及

多个相应于所述的数字电压的所述比特的所述权值的电流放大器，它用相应的比特的权值对通过所述开关的所述的电流加权。

8.权利要求1的匹配滤波器电路，其中配置一个或多个所述的组的多个寄存器，并且其中所述组的一个选择性地用于定时共享方式。

9.如权利要求8中的匹配滤波器电路，其中所述的寄存器的所述多组并行地连接到所述的A/D转换器，并且其中一个所述的组被选择。

10.权利要求8的匹配滤波器电路，其中所述的循环移位寄存器与所述的抽样时钟同步地移位所述的1比特系数。

11.一个包括权利要求1的所述的匹配滤波器电路的信号接收装置，包括：

一个峰值检测部件，它检测所述匹配滤波器的输出的相关峰值，并确定用于保持所述输出的定时；以及

一个电流驱动保持电路，它在由峰值检测部分确定的定时上，保持所述的匹配滤波所述的输出。

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