CN1140080C - 分时控制数字匹配滤波装置 - Google Patents

Abstract

任何CDMA通信系统为了实现扩频码的捕捉、跟踪及数据解扩，都必须采用一组匹配滤波器或相关器或两者的组合。采用多个匹配滤波器或匹配滤波器与相关器的组合都会使系统有较高的实现复杂度；只采用相关器会使扩频码捕捉时间大大加长，不利于快速捕捉。本发明提出一种新的分时控制数字匹配滤波装置，其在一个基本节拍内可完成对多个本地码的分时匹配运算，同时，可实现一倍码片速率取样或多倍码片速率取样的数字匹配滤波运算。利用本发明可以以较低的实现复杂度有效地实现扩频码的快速捕捉与扩频信号接收。

Description

分时控制数字匹配滤波装置

(一)技术领域：

本发明属于直接序列扩展频谱(DS/SS)通信领域，包括码分多址(CDMA)通信以及采用直接序列扩频技术的蜂窝移动通信和无线接入。

本发明涉及分时控制数字匹配滤波装置的构成方式，是一种崭新的CDMA通信系统接收机的关键部件，采用本发明可有效降低接收机的实现复杂度，并提高接收机的性能。

(二)背景技术：

任何CDMA通信系统为了实现扩频码的捕捉、跟踪及数据解扩，都必须采用一组匹配滤波器或相关器或两者的组合。采用多个匹配滤波器或匹配滤波器与相关器的组合都会使系统有较高的实现复杂度；只采用相关器会使扩频码捕捉时间大大加长，不利于快速捕捉。

本发明的目的在于提供一种新的数字匹配滤波装置，可以以较低的实现复杂度有效地实现扩频码的快速捕捉与扩频信号接收。

(三)发明内容：

本发明的基本原理描述如下：

基本数字匹配滤波器连接一个本地码分时加载单元实现本地码的分时加载，在一个基本节拍内完成对多个本地码的分时匹配运算。

本发明提出的分时控制数字匹配滤波装置主要由基本数字匹配滤波器单元(图1)及基本数字匹配滤波器的本地码分时加载单元(图2)构成。

基本数字匹配滤波器单元的实现结构如附图1所示。附图中的与粗实线连接表示该连接所代表的信号为多比特并行信号。

基本的数字匹配滤波器由输入数据移位寄存器单元、抽头匹配乘法器单元、求和加法器单元构成。数据移位寄存器单元完成数据延迟线功能；抽头匹配相乘单元与求和单元共同完成输入数据与本地码的匹配运算。其功能可由下式描述： ${\mathrm{Sum}}_k=\underset{n=k-N}{\overset{k-1}{\mathrm{\Σ}}}{\mathrm{Din}}_n\×C_{k-n}$ 其中：N为匹配滤波装置积分求和长度，Sum_k为k时刻数字匹配滤波装置输出，Din_n(n＝k-N+1～k)为k时刻输入数据移位寄存器的抽头，c₁～c_N为进行匹配运算的本地码。

基本数字匹配滤波器四个本地码的分时加载单元的具体实现结构如图2所示。附图中的粗实线连接表示该连接所代表的信号为多比特并行信号。本发明的保护不受图2所描述特征的限制。

基本数字匹配滤波器的本地码分时加载单元由本地码锁存器组(C1～C4)和本地码分时控制模块构成。本地码锁存器组完成本地码的动态加载，以实现对多个不同本地码的匹配运算；本地码分时控制模块由分时控制多路数据选择器MUX组成，它由控制信号Sel0和Sell按分时节拍顺序选通不同的本地码锁存器，上述多路数据选择器MUX顺序输出本地码Code1～Code4，并连接到图1基本数字匹配滤波器的本地码输入，以完成按节拍对不同本地码的分时匹配运算。

分时控制数字匹配滤波装置的完整结构如图3所示。下面结合图3具体描述分时控制数字匹配滤波装置的工作过程：

设某个匹配运算节拍本地码选择控制信号(Sel0、Sel1)控制选择本地码Code1，分时控制数字匹配滤波装置的匹配乘法器单元的相乘系数(c₁～c_N)即为本地码Code1，此时分时控制数字匹配滤波装置对本地码Code1进行匹配运算，输出结果Sum为输入数据与本地码Code1的匹配运算结果；下一个匹配运算节拍本地码选择控制信号(Sel0、Sel1)控制选择本地码Code2，分时控制数字匹配滤波装置的匹配乘法器单元的相乘系数(c_l～c_N)即为本地码Code2，此时分时控制数字匹配滤波装置对本地码Code2进行匹配运算，输出结果Sum为输入数据与本地码Code2的匹配运算结果；以此类推，分时控制数字匹配滤波装置可循环分时完成输入数据与不同本地码的匹配运算。

通过改变分时控制数字匹配滤波装置中输入数据移位寄存器相邻两抽头之间的级数可实现一倍码片速率取样或多倍码片速率取样的数字匹配滤波运算。

本发明的的特征在于本地码分时控制由分时控制多路数据选择器实现，并由控制信号控制按分时节拍顺序选通不同的本地码作为基本数字匹配滤波器的抽头系数。通过控制输入数据移位寄存器相邻两抽头之间的串联级数实现一倍码片速率取样或多倍码片速率取样的数字匹配滤波器。

综上所述，本发明的基本特征是：

1、分时控制数字匹配滤波装置由基本数字匹配滤波器单元和基本数字匹配滤波器的本地码分时加载单元构成

2、基本数字匹配滤波器连接一个本地码分时加载单元实现本地码的分时加载，在一个基本节拍内完成对多个本地码的分时匹配运算。

3、本地码分时控制由分时控制多路数据选择器实现，并由控制信号控制按分时节拍顺序选通不同的本地码作为基本数字匹配滤波器的抽头系数。

本发明的有益效果：利用本发明可以在较低实现复杂度的情况下实现多个扩频码的快速捕获和多信道数据解扩。

(四)附图说明：

图1为基本数字匹配滤波器单元；

图2为基本数字匹配滤波器的本地码分时加载单元；

图3为分时控制数字匹配滤波装置的完整结构；

图4为一个256级两倍码片速率取样双本地码的分时控制数字匹配滤波装置示意图。

(五)具体实施方式：

本发明的具体实施例结合图4说明如下：

本发明的保护不受图4实施例所描述特征的限制，而且包括其他的变形，以及在权利要求书范围内的变更。

图4所示为一个256级两倍码片速率取样双本地码的分时控制数字匹配滤波装置，由512级移位寄存器、两个256级本地码锁存器、256个本地码分时选择器(MUX)、256个乘法器、256输入的求和加法器单元和输出分时选择器(DeMUX)构成。

该数字匹配滤波装置每二分之一个码片时钟周期输出一次对两个本地码的匹配运算结果。图4所示的分时控制数字匹配滤波装置的数据移位寄存器工作时钟Clk为两倍码片速率时钟；首先将需要分时匹配的两个本地码Code1和Code2输入到两个256级本地码锁存器锁存进行锁存，这两个长为256的本地码由256个分时选择器(MUX)在分时控制信号Sel的控制下进行分时切换，分时控制信号Sel的分时切换速率为4倍码片速率；在一个Clk时钟周期内求和加法器顺序输出针对两个本地码Code1和Code2的匹配运算结果，在分时控制信号Sel的控制下由输出分时选择器(DeMUX)分为针对本地码Code1和Code2的两个匹配运算结果Sum1和Sum2，完成双本地码256级两倍码片速率取样的分时控制数字匹配滤波。

Claims (2)

1.分时控制数字匹配滤波装置包括基本数字匹配滤波器单元和基本数字匹配滤波器的本地码分时加载单元，其特征在于：

①基本数字匹配滤波器单元由输入数据移位寄存器单元、抽头匹配乘法器单元及求和加法器单元构成，其中：

数据移位寄存器单元与抽头匹配乘法单元相连，完成数据延迟线功能；

抽头匹配乘法器单元与求和加法器单元连接，共同完成输入数据与本地码的匹配运算；

②本地码分时加载单元由本地码锁存器组和本地码分时控制模块构成，其中：

本地码锁存器组与分时控制模块连接，完成本地码的动态加载，以实现多个不同本地码的匹配运算，本地码分时控制模块由分时控制多路数据选择器组成它顺序输出本地码并连接到所述基本数字匹配滤波器的本地码输入。

2.根据权利要求1所述的分时控制数字匹配滤波装置，其特征在于所述的数字移位寄存器单元的相邻两抽头之间的级数可以改变以便实现一倍码片速率取样或多倍码片速率取样的数字匹配滤波运算。

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