CN102185587B - 一种低功耗的两相结构多阶内插半带滤波器 - Google Patents
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Abstract
本发明公开了一种低功耗的两相结构多阶内插半带滤波器，包括m个延迟功能模块、一个多输入加法器和一个采样功能模块，m为大于等于1的自然数，n为阶数，且n＝4m+2。本发明的两相结构内插半带滤波器充分利用内插半带滤波器的系数特性，对电路结构进行了优化，在保持性能不变的前提下，减少了一个乘法器，同时不增加额外的延迟寄存器，从而减少了逻辑运算总量，降低了硬件开销，缩小了芯片面积，进一步优化了功耗。本发明的两相结构多阶内插半带滤波器可广泛应用于通信系统、接口电路、软件无线电等领域中。
Description
技术领域
本发明属于数字集成电路技术领域，具体涉及一种低功耗的两相结构多阶内插半带滤波器。
背景技术
在通信系统、接口电路、软件无线电等应用领域中，需要对数字信号的采样频率进行转换，内插滤波器即完成的是对信号的升采样。内插半带滤波器以其优异的通带纹波，阻带衰减控制能力，广泛的应用于升采样电路中。图1为传统内插半带滤波器的结构原理图，该内插半带滤波器由升采样模块和抗镜像低通滤波器两部分组成，升采样模块对信号进行升采样，即在输入信号的两个相邻数值之间插入1个零值，提供2倍升采样；抗镜像低通滤波器主要用来滤除升采样过程中在频域中产生的镜像频谱。内插半带滤波器的通带纹波和阻带纹波相等，通带和阻带相对于二分之一奈奎斯特频率对称，其系数近一半为0，且系数具有偶对称性。由于系数为0的部分在运算过程中不消耗运算量，所以运算复杂度减少近一半。而且系数对称，可以通过共享硬件的方法减少乘法器模块。
如图2所示，以一传统折叠结构18阶内插半带滤波器为例。信号首先进入一个升采样模块进行2倍升采样，然后信号依次进入18个延迟寄存器。升采样模块输出数据与第十八延迟寄存器的输出数据输入第一加法器求和，然后将求和后的数据输入到第一个乘法器与滤波器的第一系数相乘；第二延迟寄存器的输出数据与第十六延迟寄存器的输出数据输入第二加法器求和，然后将求和后的数据输入到第二乘法器与滤波器的第三系数相乘；依次到第八延迟寄存器的输出数据与第十延迟寄存器的输出数据输入到第五加法器求和，然后将求和后的数据输入到第五个乘法器与滤波器的第九系数相乘；第九延迟寄存器的输出数据输入到第六乘法器与滤波器的第十系数相乘；对所有乘法器的输出数据求和，即得到最后内插半带滤波器的输出数据。
所有延迟寄存器的工作时钟为输入信号采样频率的两倍。对于18阶内插半带滤波器，折叠结构利用系数的对称性，共享了5个乘法器，减少了硬件开销，降低了功耗。但折叠结构的延迟寄存器，加法器，与乘法器均工作在升采样后的频率，其功耗较高。
Binming Luo、Yuanfu Zhao and Zongmin Wang在标题为An Area-efficientInterpolator Applied in Audio∑-ΔDAC(Third International IEEE Conference onSignal-Image Technologies and Internet-Based System，2010)的文章中公开了一种两相结构内插半带滤波器，图3为18阶两相结构内插半带滤波器的电路图。与传统折叠结构的内插半带滤波器相比，两相结构的升采样模块移动到电路的最后面，此时由于两相结构的特性，会需要两个升采样模块，同时两个升采样模块之间产生一个延迟间隔。两个升采样模块和一个延迟寄存器在功能上等同于一个多路选择器(MUX)，多路选择器的选择控制信号为升采样前的时钟信号。多路选择器的切换间隔相当于一个单位延迟间隔，所以升采样模块可被多路选择器替换，减少了硬件开销，降低了功耗。由于升采样模块的后移，两个乘法器间的延迟间隔由两个变为一个，总的延迟寄存器的数量减少为9个，节约了一半的延迟寄存器。同时滤波器中寄存器、加法器与乘法器仅工作在输入信号的采样频率上，而不是升2倍后的采样频率上，功耗相比折叠结构能较大的减少。
但是传统的两相结构内插半带滤波器没有充分考虑半带滤波器的系数特性，相对浪费了部分硬件开销，相应增加了一些不必要的功耗。
发明内容
本发明提供了一种低功耗的两相结构多阶内插半带滤波器，解决了传统两相结构内插半带滤波器硬件开销以及功耗相对较大的技术难题，进一步优化了功耗，降低了硬件开销，减少了总的逻辑运算量。
一种低功耗的两相结构多阶内插半带滤波器，包括m个延迟功能模块、一个多输入加法器和一个采样功能模块，m为大于等于1的自然数，n为阶数，且n＝4m+2。
所述的延迟功能模块由第一延迟寄存器、第二延迟寄存器、延迟乘法器和延迟减法器组成。其中，所述的第一延迟寄存器的输入端为所述的延迟功能模块的第一输入端且与所述的延迟减法器的被减数输入端相连，所述的第一延迟寄存器的输出端为所述的延迟功能模块的第一输出端；所述的第二延迟寄存器的输入端为所述的延迟功能模块的第二输入端，所述的第二延迟寄存器的输出端为所述的延迟功能模块的第二输出端且与所述的延迟减法器的减数输入端相连；所述的延迟减法器的输出端与所述的延迟乘法器的输入端相连，所述的延迟乘法器的输出端为所述的延迟功能模块的第三输出端；所述的第一延迟寄存器与所述的第二延迟寄存器的时钟端接收外部设备提供的时钟信号。
所述的采样功能模块由第一两输入加法器、第二两输入加法器、采样乘法器、采样减法器、采样延迟寄存器和多路选择器组成。其中，所述的采样乘法器的输入端为所述的采样功能模块的第一输入端，所述的采样乘法器的输出端与所述的第一两输入加法器的第二输入端和所述的采样减法器的被减数输入端相连；所述的第一两输入加法器的第一输入端为所述的采样功能模块的第二输入端且与所述的采样减法器的减数输入端相连；所述的采样减法器的输出端与所述的多路选择器的第一输入端相连，所述的多路选择器的第二输入端与所述的第一两输入加法器的输出端相连，所述的多路选择器的输出端与所述的采样延迟寄存器的输入端和所述的第二两输入加法器的第一输入端相连，所述的第二两输入加法器的第二输入端与所述的采样延迟寄存器的输出端相连，所述的第二两输入加法器的输出端为所述的采样功能模块的输出端；所述的采样延迟寄存器的时钟端与所述的多路选择器的控制端接收外部设备提供的时钟信号。
所述的采样功能模块的第一输入端与第m延迟功能模块的第一输出端和第二输入端相连，所述的采样功能模块的第二输入端与所述的多输入加法器的输出端相连；第i延迟功能模块的第一输入端与第(i-1)延迟功能模块的第一输出端相连，第i延迟功能模块的第一输出端与第(i+1)延迟功能模块的第一输入端相连，第i延迟功能模块的第二输入端与第(i+1)延迟功能模块的第二输出端相连，第i延迟功能模块的第二输出端与第(i-1)延迟功能模块的第二输入端相连；所有延迟功能模块的第三输出端分别与所述的多输入加法器的多个输入端相连，所述的多输入加法器的输入端个数大于等于m；第一延迟功能模块的第一输入端接收输入信号，所述的采样功能模块的输出端产生输出信号，i为小于m且大于1的自然数。
优选的技术方案中，所述的第一延迟寄存器和所述的第二延迟寄存器的时钟端以及所述的多路选择器的控制端接收的时钟信号的频率与所述的输入信号的采样频率相等；所述的采样延迟寄存器的时钟端接收的时钟信号的频率为所述的输入信号的采样频率的两倍。
优选的技术方案中，所述的延迟乘法器和所述的采样乘法器的乘法参数是通过正则符号编码法(Canonic Signed Digital，CSD)进行编码确定的，能降低滤波器的运算复杂度，进一步优化滤波器的功耗。
本发明的工作原理为：
输入信号依次进入到延迟功能模块。信号在延迟功能模块中，每次时钟上升沿到来时读入延迟寄存器，延迟寄存器在下次时钟上升沿到来前保持这次输入的数据，同时延迟减法器和延迟乘法器组成的运算部分对数据进行逻辑运算处理，所得到的结果输入到多输入加法器中进行求和；求和的结果作为两相结构中的其中一相数据输入到采样功能模块的第二输入端；第m延迟功能模块的第一输出端的信号作为两相结构中的另一相数据输入到采样功能模块的第一输入端。
在采样功能模块中，第一输入端输入的数据首先与采样乘法器的参数进行乘法运算，采样乘法器输出的结果加上第二输入端输入的数据，得到的和输入到多路选择器的第二输入端；采样乘法器输出的结果减去第二输入端输入的数据，得到的差输入到多路选择器的第一输入端。多路选择器的控制信号为升采样前的时钟信号，当时钟信号为1时，多路选择器选通第二输入端的信号；当时钟信号为0时，多路选择器选通第一输入端的信号，通过交替导通完成了数据流的升采样。
由于每相数据的导通时间为半个时钟周期，所以多路选择器输出数据的采样频率为原采样频率的两倍。多路选择器的输出信号分别同时输入到采样延迟寄存器和第二两输入加法器，采样延迟寄存器的工作时钟为升采样后的时钟，多路选择器的输出数据通过采样延迟寄存器后与自身相加，以保证整个滤波器的传递函数在优化结构后保持不变，最后的输出信号完成了两倍升采样，同时较好的滤除了升采样产生的镜像频谱。
本发明的两相结构内插半带滤波器充分利用内插半带滤波器的系数特性，对电路结构进行了优化。相比于传统两相结构内插半带滤波器，本发明的两相结构内插半带滤波器在保持性能不变的前提下，减少了一个乘法器，同时不增加额外的延迟寄存器，从而减少了逻辑运算总量，降低了硬件开销，缩小了芯片面积，进一步优化了功耗。
附图说明
图1为传统内插半带滤波器的结构原理图。
图2为传统折叠结构18阶内插半带滤波器的电路原理图。
图3为18阶两相结构内插半带滤波器的电路原理图。
图4为本发明的低功耗两相结构18阶内插半带滤波器的电路原理图。
图5为内插半带滤波器的理想频率特性曲线示意图，
图6为本发明的内插半带滤波器的频率特性曲线示意图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及其相关原理进行详细说明。
如图4所示，一种低功耗的两相结构18阶内插半带滤波器，包括第一延迟功能模块、第二延迟功能模块、第三延迟功能模块、第四延迟功能模块、四输入加法器J和采样功能模块。
第一延迟功能模块由第一延迟寄存器Y1、第八延迟寄存器Y8、第一延迟乘法器H1和第一延迟减法器S1组成。其中，第一延迟寄存器Y1的输入端为第一延迟功能模块的第一输入端且与第一延迟减法器S1的被减数输入端相连，第一延迟寄存器Y1的输出端为第一延迟功能模块的第一输出端；第八延迟寄存器Y8的输入端为第一延迟功能模块的第二输入端，第八延迟寄存器Y8的输出端为第一延迟功能模块的第二输出端且与第一延迟减法器S1的减数输入端相连；第一延迟减法器S1的输出端与第一延迟乘法器H1的输入端相连，第一延迟乘法器H1的输出端为第一延迟功能模块的第三输出端；第一延迟寄存器Y1与第八延迟寄存器Y8的时钟端接收外部设备提供的频率与输入信号的采样频率相等的时钟信号。
第二延迟功能模块由第二延迟寄存器Y2、第七延迟寄存器Y7、第二延迟乘法器H2和第二延迟减法器S2组成。其中，第二延迟寄存器Y2的输入端为第二延迟功能模块的第一输入端且与第二延迟减法器S2的被减数输入端相连，第二延迟寄存器Y2的输出端为第二延迟功能模块的第一输出端；第七延迟寄存器Y7的输入端为第二延迟功能模块的第二输入端，第七延迟寄存器Y7的输出端为第二延迟功能模块的第二输出端且与第二延迟减法器S2的减数输入端相连；第二延迟减法器S2的输出端与第二延迟乘法器H2的输入端相连，第二延迟乘法器H2的输出端为第二延迟功能模块的第三输出端；第二延迟寄存器Y2与第七延迟寄存器Y7的时钟端接收外部设备提供的频率与输入信号的采样频率相等的时钟信号。
第三延迟功能模块由第三延迟寄存器Y3、第六延迟寄存器Y6、第三延迟乘法器H3和第三延迟减法器S3组成。其中，第三延迟寄存器Y3的输入端为第三延迟功能模块的第一输入端且与第三延迟减法器S3的被减数输入端相连，第三延迟寄存器Y3的输出端为第三延迟功能模块的第一输出端；第六延迟寄存器Y6的输入端为第三延迟功能模块的第二输入端，第六延迟寄存器Y6的输出端为第三延迟功能模块的第二输出端且与第三延迟减法器S3的减数输入端相连；第三延迟减法器S3的输出端与第三延迟乘法器H3的输入端相连，第三延迟乘法器H3的输出端为第三延迟功能模块的第三输出端；第三延迟寄存器Y3与第六延迟寄存器Y6的时钟端接收外部设备提供的频率与输入信号的采样频率相等的时钟信号。
第四延迟功能模块由第四延迟寄存器Y4、第五延迟寄存器Y5、第四延迟乘法器H4和第四延迟减法器S4组成。其中，第四延迟寄存器Y4的输入端为第四延迟功能模块的第一输入端且与第四延迟减法器S4的被减数输入端相连，第四延迟寄存器Y4的输出端为第四延迟功能模块的第一输出端；第五延迟寄存器Y5的输入端为第四延迟功能模块的第二输入端，第五延迟寄存器Y5的输出端为第四延迟功能模块的第二输出端且与第四延迟减法器S4的减数输入端相连；第四延迟减法器S4的输出端与第四延迟乘法器H4的输入端相连，第四延迟乘法器H4的输出端为第四延迟功能模块的第三输出端；第四延迟寄存器Y4与第五延迟寄存器Y5的时钟端接收外部设备提供的频率与输入信号的采样频率相等的时钟信号。
采样功能模块由第一两输入加法器J1、第二两输入加法器J2、采样乘法器H、采样减法器S、采样延迟寄存器Y和多路选择器M组成。其中，采样乘法器H的输入端为采样功能模块的第一输入端，采样乘法器H的输出端与第一两输入加法器J1的第二输入端和采样减法器S的被减数输入端相连；第一两输入加法器J1的第一输入端为采样功能模块的第二输入端且与采样减法器S的减数输入端相连；采样减法器S的输出端与多路选择器M的第一输入端相连，多路选择器M的第二输入端与第一两输入加法器J1的输出端相连，多路选择器M的输出端与采样延迟寄存器Y的输入端和第二两输入加法器J2的第一输入端相连，第二两输入加法器J2的第二输入端与采样延迟寄存器Y的输出端相连，第二两输入加法器J2的输出端为采样功能模块的输出端；采样延迟寄存器Y的时钟端接收外部设备提供的频率为输入信号的采样频率两倍的时钟信号；多路选择器M的控制端接收外部设备提供的频率与输入信号的采样频率相等的时钟信号。
采样功能模块的第一输入端与第四延迟功能模块的第一输出端和第二输入端相连，采样功能模块的第二输入端与四输入加法器J的输出端相连；第二延迟功能模块的第一输入端与第一延迟功能模块的第一输出端相连，第二延迟功能模块的第一输出端与第三延迟功能模块的第一输入端相连，第二延迟功能模块的第二输入端与第三延迟功能模块的第二输出端相连，第二延迟功能模块的第二输出端与第一延迟功能模块的第二输入端相连；第三延迟功能模块的第一输出端与第四延迟功能模块的第一输入端相连，第三延迟功能模块的第二输入端与第四延迟功能模块的第二输出端相连；四个延迟功能模块的四个第三输出端分别与四输入加法器J的四个输入端相连；第一延迟功能模块的第一输入端接收输入信号X(z)，采样功能模块的输出端产生输出信号Y(z)。
本实施例的工作原理为：
输入信号X(z)依次进入到四个延迟功能模块。信号在延迟功能模块中，每次时钟上升沿到来时读入延迟寄存器，延迟寄存器在下次时钟上升沿到来前保持这次输入的数据，同时延迟减法器和延迟乘法器组成的运算部分对数据进行逻辑运算处理，所得到的结果输入到四输入加法器J中进行求和；求和的结果作为两相结构中的其中一相数据输入到采样功能模块的第二输入端；第四延迟功能模块的第一输出端的信号作为两相结构中的另一相数据输入到采样功能模块的第一输入端。
在采样功能模块中，第一输入端输入的数据首先与采样乘法器H的参数进行乘法运算，采样乘法器H输出的结果加上第二输入端输入的数据，得到的和输入到多路选择器M的第二输入端；采样乘法器H输出的结果减去第二输入端输入的数据，得到的差输入到多路选择器M的第一输入端。多路选择器M的控制信号为升采样前的时钟信号，当时钟信号为1时，多路选择器M选通第二输入端的信号；当时钟信号为0时，多路选择器M选通第一输入端的信号，通过交替导通完成了数据流的升采样。
由于每相数据的导通时间为半个时钟周期，所以多路选择器M输出数据的采样频率为原采样频率的两倍。多路选择器M的输出信号分别同时输入到采样延迟寄存器Y和第二两输入加法器J2，采样延迟寄存器Y的工作时钟为升采样后的时钟，多路选择器M的输出数据通过采样延迟寄存器Y后与自身相加，以保证整个滤波器的传递函数在优化结构后保持不变，最后的输出信号Y(z)完成了两倍升采样，同时较好的滤除了升采样产生的镜像频谱。
本实施例的输入信号X(z)的采样频率为88.2KHz，通带截止频率为20kHz，阻带截止频率为64.1kHz，阻带衰减大于75dB。图5为内插半带滤波器的理想频率特性曲线图，图6为本实施例的频率特性曲线图。
比较发现，本实施例的频率特性曲线与理想频率特性曲线相同，本实施例的结构改进对内插半带滤波器的性能不产生任何影响。
利用Synopsys Design Compiler软件在TSMC 0.18μm CMOS 1P5M工艺下对不同结构内插半带滤波器分别进行综合验证比较，并分析各结构内插半带滤波器的功耗。输入16bit，采样频率为88.2KHz的正弦测试信号进行功耗分析，功耗结果比较如表1所示。
表1：各结构内插半带滤波器的功耗
| 结构 | 功耗(μw) |
| 折叠结构 | 127.2932 |
| 传统两相结构 | 78.1645 |
| 本实施例的两相结构 | 67.9822 |
从仿真结果可以看出，本实施例的两相结构相比折叠结构可以节省大约50％的功耗，相比传统两相结构可以节省大约10％的功耗。结果说明本发明的低功耗两相结构多阶内插半带滤波器能有效地降低功耗。
Claims (3)
1.一种低功耗的两相结构多阶内插半带滤波器，其特征在于：包括m个延迟功能模块、一个多输入加法器和一个采样功能模块，m为大于等于1的自然数，n为阶数，且n=4m+2；
所述的延迟功能模块由第一延迟寄存器、第二延迟寄存器、延迟乘法器和延迟减法器组成；其中，所述的第一延迟寄存器的输入端为所述的延迟功能模块的第一输入端且与所述的延迟减法器的被减数输入端相连，所述的第一延迟寄存器的输出端为所述的延迟功能模块的第一输出端；所述的第二延迟寄存器的输入端为所述的延迟功能模块的第二输入端，所述的第二延迟寄存器的输出端为所述的延迟功能模块的第二输出端且与所述的延迟减法器的减数输入端相连；所述的延迟减法器的输出端与所述的延迟乘法器的输入端相连，所述的延迟乘法器的输出端为所述的延迟功能模块的第三输出端；所述的第一延迟寄存器与所述的第二延迟寄存器的时钟端接收外部设备提供的时钟信号；
所述的采样功能模块由第一两输入加法器、第二两输入加法器、采样乘法器、采样减法器、采样延迟寄存器和多路选择器组成；其中，所述的采样乘法器的输入端为所述的采样功能模块的第一输入端，所述的采样乘法器的输出端与所述的第一两输入加法器的第二输入端和所述的采样减法器的被减数输入端相连；所述的第一两输入加法器的第一输入端为所述的采样功能模块的第二输入端且与所述的采样减法器的减数输入端相连；所述的采样减法器的输出端与所述的多路选择器的第一输入端相连，所述的多路选择器的第二输入端与所述的第一两输入加法器的输出端相连，所述的多路选择器的输出端与所述的采样延迟寄存器的输入端和所述的第二两输入加法器的第一输入端相连，所述的第二两输入加法器的第二输入端与所述的采样延迟寄存器的输出端相连，所述的第二两输入加法器的输出端为所述的采样功能模块的输出端；所述的采样延迟寄存器的时钟端与所述的多路选择器的控制端接收外部设备提供的时钟信号；
所述的采样功能模块的第一输入端与第m延迟功能模块的第一输出端和第二输入端相连，所述的采样功能模块的第二输入端与所述的多输入加法器的输出端相连；第i延迟功能模块的第一输入端与第j延迟功能模块的第一输出端相连，第i延迟功能模块的第一输出端与第k延迟功能模块的第一输入端相连，第i延迟功能模块的第二输入端与第k延迟功能模块的第二输出端相连，第i延迟功能模块的第二输出端与第j延迟功能模块的第二输入端相连；所有延迟功能模块的第三输出端分别与所述的多输入加法器的多个输入端相连，所述的多输入加法器的输入端个数大于等于m；第一延迟功能模块的第一输入端接收输入信号，所述的采样功能模块的输出端产生输出信号，i为小于m且大于1的自然数，j=i-1，k=i+1。
2.根据权利要求1所述的低功耗的两相结构多阶内插半带滤波器，其特征在于：所述的第一延迟寄存器和所述的第二延迟寄存器的时钟端以及所述的多路选择器的控制端接收的时钟信号的频率与所述的输入信号的采样频率相等；所述的采样延迟寄存器的时钟端接收的时钟信号的频率为所述的输入信号的采样频率的两倍。
3.根据权利要求1所述的低功耗的两相结构多阶内插半带滤波器，其特征在于：所述的延迟乘法器和所述的采样乘法器的乘法参数是通过CSD编码法进行编码确定的。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103944533B (zh) * | 2014-04-04 | 2017-08-18 | 江苏卓胜微电子有限公司 | 开槽滤波器 |
| CN105490665B (zh) * | 2015-12-14 | 2018-07-17 | 四川安迪科技实业有限公司 | 一种最优指数幂多项式插值滤波器系数的计算方法 |
| CN106059530B (zh) * | 2016-05-25 | 2018-07-17 | 东南大学 | 一种频率响应与系数量化位数弱相关的半带滤波器 |
| CN109194307B (zh) * | 2018-08-01 | 2022-05-27 | 南京中感微电子有限公司 | 数据处理方法及系统 |
| CN110518894B (zh) * | 2019-08-23 | 2023-01-03 | 极芯通讯技术(南京)有限公司 | 高速低复杂度的二阶全通滤波器 |
| CN114442996A (zh) | 2020-10-30 | 2022-05-06 | 深圳比特微电子科技有限公司 | 计算芯片、算力板和数字货币挖矿机 |
| CN116599496A (zh) * | 2023-07-17 | 2023-08-15 | 上海芯炽科技集团有限公司 | 一种半带fir滤波器电路结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1347222A (zh) * | 2001-10-22 | 2002-05-01 | 信息产业部电信传输研究所 | 分时控制数字匹配滤波装置 |
| CN1489701A (zh) * | 2001-01-29 | 2004-04-14 | ESS�����ɷ�����˾ | 高速滤波器 |
| CN2779702Y (zh) * | 2005-01-21 | 2006-05-10 | 浙江大学 | 一种基于混合型谐波检测的有源电力滤波器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4982080B2 (ja) * | 2005-12-16 | 2012-07-25 | パナソニック株式会社 | デジタルフィルタ |
| CN101473535A (zh) * | 2006-06-20 | 2009-07-01 | Nxp股份有限公司 | 用于在数字域处理数字输入信号的方法及用于处理数字输入信号的数字滤波器电路 |
-
2011
- 2011-03-21 CN CN 201110067418 patent/CN102185587B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1489701A (zh) * | 2001-01-29 | 2004-04-14 | ESS�����ɷ�����˾ | 高速滤波器 |
| CN1347222A (zh) * | 2001-10-22 | 2002-05-01 | 信息产业部电信传输研究所 | 分时控制数字匹配滤波装置 |
| CN2779702Y (zh) * | 2005-01-21 | 2006-05-10 | 浙江大学 | 一种基于混合型谐波检测的有源电力滤波器 |
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|---|
| 李虎虎，罗丰.基于CSD方法滤波器的FPGA优化设计.《现代雷达》.2007,第29卷(第8期),第44~47页. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102185587A (zh) | 2011-09-14 |
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