CN108037953A - 一种基于流水线的块浮点模式下的dsp内部架构 - Google Patents

一种基于流水线的块浮点模式下的dsp内部架构 Download PDF

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赵汀
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Abstract

本发明公开一种基于流水线的块浮点模式下的DSP内部架构。架构的特征为，先从存储器中读取数据；输入寄存器组，加上控制逻辑；通过流水线移位寄存器组，再加上控制逻辑；输出寄存器组，最后写回到存储器。

Description

一种基于流水线的块浮点模式下的DSP内部架构
技术领域
本发明涉及一种基于流水线的块浮点模式下的DSP内部架构
背景技术
时序电路的速度由任意两个寄存器间、或一个输入与一个寄存器间、或一个寄存器与输出间的路径中最长的路径限定。这个最长的路径可以通过在电路结构中适当插入流水线寄存器来减短。流水线设计是使用寄存器对复杂组合逻辑电路根据期望的关键路径延迟时间进行分割，设计后关键路径延迟缩减，时钟频率提高，吞吐率增加。
作为一种能够提高电路性能的可选方法，可以将流水线型寄存器插入到组合逻辑的关键位置上，将逻辑分割成具有更短路径的群组。这些寄存器的布局是由数据通路的前馈割集所决定的，以保证数据依然是相关的。流水线技术减少了组合逻辑中的级数，缩短了存储元件间的数据通路。
流水线技术是有成本前提的。但对于高端的FPGA的来说，它们具有丰富的寄存器，所以很容易实现流水线结构。流水线技术通过在短时间内计算更小的函数，用空间的复杂度来换取时间的复杂度。这种技术是通过将在一个时间周期完成全部功能所需的逻辑宽度分配到多个短时钟周期上的方法实现的。
采用块浮点算法是将数据分成组，组内的数据相对彼此按比例缩放，但是不能与其他组的成员按相同的比例缩放，即使诸如乘法这样简单的数学运算。在比较复杂的矩阵求逆情况中，分组之间需要比较复杂的数学运算，就必须采用块浮点处理器。
块浮点量化算法基于的事实是在一个小的时间间隔上，数据的熵要低于整个数据集的熵。块浮点量化器是一个接收模数转换器的输出数据流，并将采样数据统一量化为原始数据的一种有效表示形式的设备，在量化过程中只要求比特数小于样本数。
FPGA中最重要的资源就是DSP。FPGA对传统的通信、图像信号处理做了非常多的适配，早期的硬件架构已经能够完美配合这类算法。设计人员只需要简单研究DSP的结构就很容易发现：DSP与算法是完全匹配的。
本发明提供了一种基于流水线的块浮点模式下的DSP内部架构。架构的特征为，先从存储器中读取数据；输入寄存器组，加上控制逻辑；通过流水线移位寄存器组，再加上控制逻辑；输出寄存器组，最后写回到存储器。
发明内容
本发明的目的在于提供一种基于流水线的块浮点模式下的DSP内部架构。本发明包括以下特征：
发明技术方案
1.一种基于流水线的块浮点模式下的DSP内部架构，架构的特征：
1)先从存储器中读取数据；
2)输入寄存器组，加上控制逻辑；
3)通过流水线移位寄存器组，再加上控制逻辑；
4)输出寄存器组，最后写回到存储器。
附图说明
附图1是基于流水线的块浮点模式下的DSP内部架构图。
具体实施方式
这种基于流水线的块浮点模式下的DSP内部架构，包括如下步骤特征：
1)先从存储器中读取数据；
2)输入寄存器组，加上控制逻辑；
3)通过流水线移位寄存器组，再加上控制逻辑；
4)输出寄存器组，最后写回到存储器。

Claims (1)

1.一种基于流水线的块浮点模式下的DSP内部架构，架构的特征：
1)先从存储器中读取数据；
2)输入寄存器组，加上控制逻辑；
3)通过流水线移位寄存器组，再加上控制逻辑；
4)输出寄存器组，最后写回到存储器。
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Application publication date: 20180515

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