CN1158797C - 宽带码分多址主同步信道数字匹配滤波器的实现方法 - Google Patents

Abstract

一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，本发明共提出PSC码的二维匹配滤波器五种不同结构的实现方法，该滤波器是充分利用PSC码的构造特性，通过将一维长相关化为二维短相关以及采用差分结构，使得滤波器的硬件资源得到很大节省，具有最少的乘法和加法单元MAC的数目；据统计和测试，在寄存器数目几乎不变的情况下，本发明的五种二维匹配滤波器结构的抽头数仅为传统结构的5%-12%；且能够提高其工作频率和运行速度。

Description

宽带码分多址主同步信道数字匹配滤波器的实现方法

技术领域

本发明涉及一种数字匹配滤波器的实现方法，确切地说，涉及一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，属于使用扩频技术的码分多路复用系统的技术领域。

背景技术

W-CDMA系统中，各基站之间是异步时序关系，这样为了区别不同的基站，就需要不同的识别码。W-CDMA协议规定共有512个不同的Gold(戈德)码(称为主扰码)用于基站识别，为了在接收机开机后能快速建立码片、时隙、帧同步，快速识别基站码，定义了W-CDMA下行链路中三步同步的小区搜索算法。该算法主要包括：1.对主同步信道(简称P-SCH)进行捕获，确定时隙边界；2.在每个时隙边界处，对辅同步信道(简称S-SCH)进行捕获，确定主扰码组和无线帧边界；3.在无线帧边界处，对公共导频信道(简称CPICH)进行搜索，确定主扰码组中正确的主扰码，即基站识别码。主同步信道P-SCH的捕获是实现三步同步算法的基础，一方面要求平均捕获的时间尽可能地短，另一方面要求捕获的概率尽可能地大。由于实际使用的无线信道环境是极其恶劣的，故在捕获算法设计中，往往采用上述两者的折中。

主同步信道由PSC码构成，它是所谓的广义分层Golay(格雷)序列，其构作方法如下：

    设u＝(1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1)，

      v＝(1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1)，

则PSC码表示为：

C＝vu＝(u，u，u，-u，-u，u，-u，-u，u，u，u，-u，u，-u，u，u)    (1)

其中：表示Kronecker(克罗内克)积

主同步信道匹配滤波器实际上是完成如下运算：

$y_k=\underset{l=0}{\overset{255}{\mathrm{\Σ}}}{r}_{k-l}{c}_{255-l}----\left(2\right)$

其中， 为本地系数序列，

为接收序列，y_k表示计算所得的相关值。一般情况下，系数序列取值{±1}，而接收序列为经过A/D变换后的量化数值序列。

数字匹配滤波器所占用的硬件资源分为两类：一是每级的延时单元数目，二是每级的乘法和加法单元(以下简称MAC)。这两种资源均与该滤波器的抽头数成正比增长，使得硬件匹配滤波器的规模极其庞大。通常评价滤波器的性能主要有三个指标：占用的硬件资源(也称有效面积)、消耗功率和最高工作频率。占用面积小，消耗功率少，工作频率高则是设计者追求的目标。

传统的匹配滤波器结构如图1所示。该滤波器是由多个延时单元、每个延时单元的抽头与特定系数分别进行乘法运算，之后再将所有的乘积相加而构成的。其中每一抽头的乘法和加法是分别运算的，即首先对每一抽头进行乘法运算，然后再对各抽头的乘积集中施行加法运算。这种结构由于采用集中运算，需要一个庞大的加法网络，并且在抽头数很多时，加法网络必须使用流水线技术，增加了控制的复杂性。总之，这种滤波器占用面积大，功耗高，最高工作频率低。

一般而言，给定滤波器的阶数和量化电平数后，就已确定延时单元的个数，不能再减少之，这就促使人们研究扩频码的内在性能，尽量减少其中的乘法和加法单元MAC的数目。

发明内容

本发明的目的是提供一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，利用本发明的实现方法构成的滤波器结构简单，具有最少的MAC单元数，从而可以减小芯片面积，提高工作频率。

本发明的目的是这样实现的：一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀，v₁，...，v₁₅}和{u₀，u₁，...，u₁₅}，该系数序列的物理意义为：表示组成该匹配滤波器的两个级联滤波器的各个抽头上所乘的固定的系数，其通常为1比特的二进制序列；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)输入信号首先送入第一级滤波器，该第一级滤波器由15个延时单元、16个乘法器和一个加法器组成，即输入序列分为两路：一路送入延时16个时钟周期的第一个延时单元(211)，另一路送入第一个乘法器(221)与滤波器的系数v₁₅相乘；第一个延时单元(211)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(212)，另一路送入第二个乘法器(222)与滤波器的系数v₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到加法器(231)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(3)第一级滤波器的输出序列分为两路送入第二级滤波器，该第二级滤波器由15个延时单元、16个乘法器和一个加法器组成，即第一级滤波器的输出序列的一路送入第二级滤波器中延时1个时钟周期的第一个延时单元(214)，另一路送入第一个乘法器(225)与滤波器的系数u₁₅相乘；第一个延时单元(214)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(215)，另一路送入第二个乘法器(226)与滤波器的系数u₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到加法器(232)的输入端，进行相加，所得结果即是二维级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出。

本发明的目的也可以是这样实现的：一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀，v₁，...，v₁₅}，该系数序列的物理意义为：组成该滤波器的第一级滤波器的各个抽头上所乘的固定系数，取值为±1；另一个系数序列为{u₀ ¹，u₁ ²，...，u₁₇ ²}，表示组成该匹配滤波器第二级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)输入信号首先送入第一级滤波器，该第一级滤波器由15个延时单元、16个乘法器和一个加法器组成，即输入序列分为两路：一路送入延时16个时钟周期的第一个延时单元(311)，另一路送入第一个乘法器(321)与滤波器的系数v₁₅相乘；第一个延时单元(311)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(312)，另一路送入第二个乘法器(322)与滤波器的系数v₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(331)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(3)第一级滤波器的输出序列送入第二级差分滤波器，该第二级差分滤波器由17个延时单元、18个乘法器和两个加法器组成，该第一级滤波器的输出序列与从第二级差分滤波器的第二个延时单元(315)反馈回来的值一起送入第二级差分滤波器的第一个加法器(332)；

(4)第二级差分滤波器的第一个加法器(332)的输出分为两路：一路送入延时1个时钟周期的第一个延时单元(314)，另一路送入第一个乘法器(325)与滤波器的系数u₁₇ ²相乘；第一个延时单元(314)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(315)，另一路送入第二个乘法器(326)与滤波器的系数u₁₆ ²相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的18个乘法器的输出都送到第二个加法器(333)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(5)其中第二级差分滤波器的第二个延时单元(315)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(332)的输入端。

本发明的目的还可以是这样实现的：一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀ ¹，v₁ ¹，...，v₁₆ ¹}，该系数序列的物理意义为：组成该滤波器的第一级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；另一个系数序列为{u₀，u₁，...，u₁₅}，表示组成该匹配滤波器第二级滤波器的各个抽头上所乘的固定系数，取值为±1；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级差分滤波器由16个延时单元、17个乘法器和两个加法器组成，该第一级差分滤波器的输入序列与从第一级差分滤波器的第一个延时单元(411)反馈回来的值一起送入第一个加法器(431)；

(3)第一个加法器(431)的输出分为两路：一路送入延时16个时钟周期的第一个延时单元(411)，另一路送入第一个乘法器(421)与滤波器的系数v₁₆ ¹相乘；第一个延时单元(411)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(412)，另一路送入第二个乘法器(422)与滤波器的系数v₁₅ ¹相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的17个乘法器的输出都送到第二个加法器(432)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(4)第一级差分滤波器的输出送入第二级滤波器，该第二级滤波器由15个延时单元、16个乘法器和一个加法器组成，该第一级差分滤波器的第二个加法器(432)的输出分为两路：一路送入第二级滤波器延时1个时钟周期的第一个延时单元(414)，另一路送入第一个乘法器(425)与滤波器的系数u₁₅相乘；第一个延时单元(414)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(415)，另一路送入第二个乘法器(426)与滤波器的系数u₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(433)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(5)其中第一级差分滤波器的第一个延时单元(411)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到加法器(431)的输入端。

本发明的目的更可以是这样实现的：一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀ ¹，v₁ ¹，...，v₁₆ ¹}，该系数序列的物理意义为：组成该滤波器的第一级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；另一个系数序列为{u₀ ¹，u₁ ²，...，u₁₇ ²}，表示组成该匹配滤波器第二级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其中第一级差分滤波器由16个延时单元、17个乘法器和两个加法器组成，第二级差分滤波器由17个延时单元、18个乘法器和两个加法器组成；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级差分滤波器的输入序列与从第一级差分滤波器的第一个延时单元(511)反馈回来的值一起送入第一个加法器(531)；

(3)第一个加法器(531)的输出分为两路：一路送入延时16个时钟周期的第一个延时单元(511)，另一路送入第一个乘法器(521)与滤波器的系数v₁₆ ¹相乘；第一个延时单元(511)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(512)，另一路送入第二个乘法器(522)与滤波器的系数v₁₅ ¹相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的17个乘法器的输出都送到第二个加法器(532)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(4)第一级差分滤波器的输出序列与从第二级差分滤波器的第二个延时单元(515)反馈回来的值一起送入第二级差分滤波器的第一个加法器(533)；

(5)第一个加法器(533)的输出分为两路：一路送入延时1个时钟周期的第一个延时单元(514)，另一路送入第一个乘法器(525)与滤波器的系数u₁₇ ²相乘；第一个延时单元(514)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(515)，另一路送入第二个乘法器(526)与滤波器的系数u₁₆ ²相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(534)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(6)其中第一级差分滤波器的第一个延时单元(511)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(531)的输入端；

(7)其中第二级差分滤波器的第二个延时单元(515)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(533)的输入端。

本发明的目的又可以是这样实现的：一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用格雷Golay数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该滤波器由8个延时单元和13个加法器组成；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级滤波器的输入信号分为两路：一路送入第一个延时单元(611)，在延时128个时钟周期后分别送入第一个加法器和第二个加法器(62_1和62_2)，另一路直接送到该两个加法器(62_1和62_2)，这样在第一个加法器(62_1)将两路信号相加，在第二个加法器(62_2)将两路信号相减；

(3)第一个加法器(62_1)的输出送入延时64个时钟周期的第二个延时单元(612)，然后分别送入第三个加法器和第四个加法器加法器(62_3和62_4)；第二个加法器(62_2)的输出分别直接送到该两个加法器(62_3和62_4)，这样在第三个加法器(62_3)将两路信号相加，在第四个加法器(62_4)将两路信号相减；

(4)第三个加法器(62_3)的输出送入延时16个时钟周期的第三个延时单元(613)，然后分别送入第五个加法器和第六个加法器加法器(62_5和62_6)；第四个加法器(62_4)的输出分别直接送到该两个加法器(62_5和62_6)，这样在第五个加法器(62_5)将两路信号相减，在第六个加法器(62_6)将两路信号相加；

(5)第五个加法器(62_5)的输出送入延时32个时钟周期的第四个延时单元(614)，然后送入第七个加法器(62_7)；第六个加法器(62_6)的输出直接送到该第七个加法器(62_7)，在第七个加法器(62_7)将两路信号相减；

(6)第七个加法器(62_7)的输出分为两路：一路送入延时8个时钟周期的第五个延时单元(615)，然后再分别送入第八个加法器和第九个加法器(62_8和62_9)，另一路直接送到该两个加法器(62_8和62_9)，这样在第九个加法器(62_9)将两路信号相加，在第八个加法器(62_8)将两路信号相减；

(7)第九个加法器(62_9)的输出送入延时1个时钟周期的第六个延时单元(616)，然后送入第十个加法器(62_10)；第八个加法器(62_8)的输出直接送到该第十个加法器(62_10)，在第十个加法器(62_10)将两路信号相减；

(8)第十个加法器(62_10)的输出分为两路：一路送入延时4个时钟周期的第七个延时单元(617)，然后再分别送入第十一个加法器和第十二个加法器加法器(62_11和62_12)，另一路直接送到该两个加法器(62_11和62_12)，这样在第十一个加法器(62_11)将两路信号相加，在第十二个加法器(62_12)将两路信号相减；

(9)第十一个加法器(62_11)的输出送入延时2个时钟周期的第八个延时单元(618)，然后送入第十三个加法器(62_13)；第十二个加法器(62_12)的输出直接送到该第十三个加法器(62_13)，在第十三个加法器(62_13)将两路信号相减，得到匹配滤波器的最终输出结果。

本发明的特点是提供一类主同步码的数字匹配滤波器的实现方法，本发明的匹配滤波器所使用的二维处理方法是一种通用方法，可以适用于多种不同的传输码，而不是针对某种特定的码制定的。本发明的各种实现方法可以应用于W-CDMA体制中的256抽头的主同步信道数字匹配滤波器、数字信号处理类的多种二进制序列的匹配滤波器中，也可以应用于W-CDMA体制中的256抽头的多采样率的主同步信道数字匹配滤波器、数字信号处理类的多种二进制序列的多采样率的匹配滤波器中。利用本发明的实现方法构成滤波器，可以有效减小芯片面积，降低功耗，提高工作频率。其中涉及的固定系数乘法器、加法器、延时单元可以采用现场可编程门阵列FPGA(Field Programmable Gate Array)集成电路芯片实现之。该匹配滤波器可以采用专用集成电路ASIC(Application Specific Integrated Circuit)芯片制成。

附图说明

图1是传统的匹配滤波器的结构示意图。

图2是本发明的二维级联匹配滤波器的结构示意图。

图3是本发明的二维差分级联匹配滤波器的第一实施例结构示意图。

图4是本发明的二维差分级联匹配滤波器的第二实施例结构示意图。

图5是本发明的二维差分级联匹配滤波器的第三实施例结构示意图。

图6是本发明的Golay匹配滤波器的结构示意图。

图7是本发明的PSC码二维匹配滤波器与传统结构滤波器的性能比较表。

具体实施方式

下面结合附图详细介绍本发明的滤波器的结构、特点和其实现方法：

目前，对于二维级联滤波器结构，传统的一维匹配滤波器已经被二维匹配滤波器(即两个级联匹配的滤波器)所代替，这样可以将抽头数从256减少到32个。图2所示即为与图1完全等价的级联形式，但是考虑到硬件设计中的有效数据宽度，将具有240个存储单元的子滤波器放在滤波器的前端是最佳选择。在图2中，本发明是将接收量化序列首先送入长度为240的送入v系数子序列匹配滤波器中，然后，再将其所得的结果送入u系数子序列匹配滤波器，从而得到最终的相关值。

同理，应用差分原理，可得到PSC码的三种差分形式的匹配滤波器结构，即如图3所示的本发明二维差分匹配滤波器第一实施例的结构，如图4所示的本发明二维差分匹配滤波器第二实施例的结构，和如图5所示的本发明二维差分匹配滤波器第三实施例的结构。

经实验，研究者发现，u系数子序列的j＝2的差分序列0个数最多，为9个0，因此匹配滤波器的抽头数减少到25个，而v系数子序列的j＝1的差分序列0个数最多，为7个0，因此匹配滤波器的抽头数减少到26个。本发明二维差分匹配滤波器第三实施例结构则综合了第一实施例和第二实施例的两种滤波器优点，具有更少的抽头数，仅为19个。而图6所示的Golay匹配滤波器则具有最少的抽头数，仅为13个。

本发明所提出的PSC码的五种二维匹配滤波器结构充分利用了PSC码的构造特性，通过将一维长相关化为二维短相关以及采用差分结构，使得硬件资源得到了极大节省，且运行速度也提高了。图7展示了本发明的上述五种结构与传统结构相比之后的降低复杂度的效果。由图7可见，在寄存器数目几乎不变的情况下，采用本发明所提出的五种二维匹配滤波器结构，抽头数仅是传统结构的5％-12％。

对于主同步码(PSC)滤波器，本发明的研究开发人员设计应用现场可编程门阵列FPGA(Field Programmable Gate Array)集成电路芯片来实现之。其主要的设计参数如下：由于扩频信号的信噪比很低，接收信号采用8bit量化，以提高信号检出概率。相关值采用16bit量化。使用VHDL语言描述五种数字匹配滤波器的结构，再使用Synopsys公司的FPGA Express进行综合，最后用Altera公司的Quartus软件进行仿真、布线，和对芯片编程。本发明采用的是APEX系列芯片。上述研制试验均较好地达到了发明目的。

对于多采样率的主同步码(PSC)滤波器，本发明的研究开发人员也设计了现场可编程门阵列FPGA(Field Programmable Gate Array)集成电路芯片来实现之。其主要的设计参数如下：接收信号采用8bit量化，相关值采用16bit量化，采样率为2采样。上述研制试验均较好地完成了多采样率主同步码滤波器，达到了发明目的。

Claims (5)

1、一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀，v₁，...，v₁₅}和{u₀，u₁，...，u₁₅}，该系数序列的物理意义为：表示组成该匹配滤波器的两个级联滤波器的各个抽头上所乘的固定的系数，其通常为1比特的二进制序列；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)输入信号首先送入第一级滤波器，该第一级滤波器由15个延时单元、16个乘法器和一个加法器组成，即输入序列分为两路：一路送入延时16个时钟周期的第一个延时单元(211)，另一路送入第一个乘法器(221)与滤波器的系数v₁₅相乘；第一个延时单元(211)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(212)，另一路送入第二个乘法器(222)与滤波器的系数v₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到加法器(231)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(3)第一级滤波器的输出序列分为两路送入第二级滤波器，该第二级滤波器由15个延时单元、16个乘法器和一个加法器组成，即第一级滤波器的输出序列的一路送入第二级滤波器中延时1个时钟周期的第一个延时单元(214)，另一路送入第一个乘法器(225)与滤波器的系数u₁₅相乘；第一个延时单元(214)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(215)，另一路送入第二个乘法器(226)与滤波器的系数u₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到加法器(232)的输入端，进行相加，所得结果即是二维级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出。

2、一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀，v₁，...，v₁₅}，该系数序列的物理意义为：组成该滤波器的第一级滤波器的各个抽头上所乘的固定系数，取值为±1；另一个系数序列为{u₀ ²，u₁ ²，...，u₁₇ ²}，表示组成该匹配滤波器第二级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)输入信号首先送入第一级滤波器，该第一级滤波器由15个延时单元、16个乘法器和一个加法器组成，即输入序列分为两路：一路送入延时16个时钟周期的第一个延时单元(311)，另一路送入第一个乘法器(321)与滤波器的系数v₁₅相乘；第一个延时单元(311)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(312)，另一路送入第二个乘法器(322)与滤波器的系数v₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(331)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(3)第一级滤波器的输出序列送入第二级差分滤波器，该第二级差分滤波器由17个延时单元、18个乘法器和两个加法器组成，该第一级滤波器的输出序列与从第二级差分滤波器的第二个延时单元(315)反馈回来的值一起送入第二级差分滤波器的第一个加法器(332)；

(4)第二级差分滤波器的第一个加法器(332)的输出分为两路：一路送入延时1个时钟周期的第一个延时单元(314)，另一路送入第一个乘法器(325)与滤波器的系数u₁₇ ²相乘；第一个延时单元(314)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(315)，另一路送入第二个乘法器(326)与滤波器的系数u₁₆ ²相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的18个乘法器的输出都送到第二个加法器(333)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(5)其中第二级差分滤波器的第二个延时单元(315)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(332)的输入端。

3、一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀ ¹，v₁ ¹，...，v₁₆ ¹}，该系数序列的物理意义为：组成该滤波器的第一级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；另一个系数序列为{u₀，u₁，...，u₁₅}，表示组成该匹配滤波器第二级滤波器的各个抽头上所乘的固定系数，取值为±1；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级差分滤波器由16个延时单元、17个乘法器和两个加法器组成，该第一级差分滤波器的输入序列与从第一级差分滤波器的第一个延时单元(411)反馈回来的值一起送入第一个加法器(431)；

(3)第一个加法器(431)的输出分为两路：一路送入延时16个时钟周期的第一个延时单元(411)，另一路送入第一个乘法器(421)与滤波器的系数v₁₆ ¹相乘；第一个延时单元(411)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(4 2)，另一路送入第二个乘法器(422)与滤波器的系数v₁₅ ¹相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的17个乘法器的输出都送到第二个加法器(432)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(4)第一级差分滤波器的输出送入第二级滤波器，该第二级滤波器由15个延时单元、16个乘法器和一个加法器组成，该第一级差分滤波器的第二个加法器(432)的输出分为两路：一路送入第二级滤波器延时1个时钟周期的第一个延时单元(414)，另一路送入第一个乘法器(425)与滤波器的系数u₁₅相乘；第一个延时单元(414)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(415)，另一路送入第二个乘法器(426)与滤波器的系数u₁₄相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(433)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(5)其中第一级差分滤波器的第一个延时单元(411)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到加法器(431)的输入端。

4、一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用二维级联数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该匹配滤波器的系数序列为{v₀ ¹，v₁ ¹，...，v₁₆ ¹}，该系数序列的物理意义为：组成该滤波器的第一级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；另一个系数序列为{u₀ ¹，u₁ ²，...，u₁₇ ²}，表示组成该匹配滤波器第二级差分滤波器的各个抽头上所乘的固定系数，取值为±1、±2；N表示传统方法的匹配滤波器的级数或抽头个数，N为整数；其中第一级差分滤波器由16个延时单元、17个乘法器和两个加法器组成，第二级差分滤波器由17个延时单元、18个乘法器和两个加法器组成；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级差分滤波器的输入序列与从第一级差分滤波器的第一个延时单元(511)反馈回来的值一起送入第一个加法器(531)；

(3)第一个加法器(531)的输出分为两路：一路送入延时16个时钟周期的第一个延时单元(511)，另一路送入第一个乘法器(521)与滤波器的系数v₁₆ ¹相乘；第一个延时单元(511)的输出又分为两路：一路送入下一个延时16个时钟周期的第二个延时单元(512)，另一路送入第二个乘法器(522)与滤波器的系数v₁₅ ¹相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的17个乘法器的输出都送到第二个加法器(532)的输入端，进行相加，所得结果送入下一级滤波器；上述各个延时单元都是延时16个时钟周期才将信号输出；

(4)第一级差分滤波器的输出序列与从第二级差分滤波器的第二个延时单元(515)反馈回来的值一起送入第二级差分滤波器的第一个加法器(533)；

(5)第一个加法器(533)的输出分为两路：一路送入延时1个时钟周期的第一个延时单元(514)，另一路送入第一个乘法器(525)与滤波器的系数u₁₇ ²相乘；第一个延时单元(514)的输出又分为两路：一路送入下一个延时1个时钟周期的第二个延时单元(515)，另一路送入第二个乘法器(526)与滤波器的系数u₁₆ ²相乘；依次类推，所有延时单元的输出都分为两路：一路送入下一个延时单元，另一路送入下一级乘法器；上述所有的16个乘法器的输出都送到第二个加法器(534)的输入端，进行相加，所得结果即是二维差分级联匹配滤波器的最后输出；上述各个延时单元都是延时1个时钟周期即将信号输出；

(6)其中第一级差分滤波器的第一个延时单元(511)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(531)的输入端；

(7)其中第二级差分滤波器的第二个延时单元(515)的输出分为三路：一路送入下一个延时单元，另一路送入下一级乘法器，还有一路反馈到第一个加法器(533)的输入端。

5、一种宽带码分多址主同步信道低复杂度数字匹配滤波器的实现方法，是采用格雷Golay数字匹配滤波器的方式实现的，设接收信号的输入序列为{...x_N......x₀}，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列；该滤波器由8个延时单元和13个加法器组成；其特征在于：该实现方法至少包括如下步骤：

(1)上述输入序列在时钟信号驱动下，从x₀开始，依序送入滤波器，以保证量化比特之间的同步；

(2)第一级滤波器的输入信号分为两路：一路送入第一个延时单元(611)，在延时128个时钟周期后分别送入第一个加法器和第二个加法器(62_1和62_2)，另一路直接送到该两个加法器(62_1和62_2)，这样在第一个加法器(62_1)将两路信号相加，在第二个加法器(62_2)将两路信号相减；

(3)第一个加法器(62_1)的输出送入延时64个时钟周期的第二个延时单元(612)，然后分别送入第三个加法器和第四个加法器加法器(62_3和62_4)；第二个加法器(62_2)的输出分别直接送到该两个加法器(62_3和62_4)，这样在第三个加法器(62_3)将两路信号相加，在第四个加法器(62_4)将两路信号相减；

(4)第三个加法器(62_3)的输出送入延时16个时钟周期的第三个延时单元(613)，然后分别送入第五个加法器和第六个加法器加法器(62_5和62_6)；第四个加法器(62_4)的输出分别直接送到该两个加法器(62_5和62_6)，这样在第五个加法器(62_5)将两路信号相减，在第六个加法器(62_6)将两路信号相加；

(5)第五个加法器(62_5)的输出送入延时32个时钟周期的第四个延时单元(614)，然后送入第七个加法器(62_7)；第六个加法器(62_6)的输出直接送到该第七个加法器(62_7)，在第七个加法器(62_7)将两路信号相减；

(6)第七个加法器(62_7)的输出分为两路：一路送入延时8个时钟周期的第五个延时单元(615)，然后再分别送入第八个加法器和第九个加法器(62_8和62_9)，另一路直接送到该两个加法器(62_8和62_9)，这样在第九个加法器(62_9)将两路信号相加，在第八个加法器(62_8)将两路信号相减；

(7)第九个加法器(629)的输出送入延时1个时钟周期的第六个延时单元(616)，然后送入第十个加法器(62_10)；第八个加法器(62_8)的输出直接送到该第十个加法器(62_10)，在第十个加法器(62_10)将两路信号相减；

(8)第十个加法器(62_10)的输出分为两路：一路送入延时4个时钟周期的第七个延时单元(617)，然后再分别送入第十一个加法器和第十二个加法器加法器(62_11和62_12)，另一路直接送到该两个加法器(62_11和62_12)，这样在第十一个加法器(62_11)将两路信号相加，在第十二个加法器(62_12)将两路信号相减；

(9)第十一个加法器(62_11)的输出送入延时2个时钟周期的第八个延时单元(618)，然后送入第十三个加法器(62_13)；第十二个加法器(62_12)的输出直接送到该第十三个加法器(62_13)，在第十三个加法器(62_13)将两路信号相减，得到匹配滤波器的最终输出结果。

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