CN1774869A

CN1774869A - 相关值计算电路

Info

Publication number: CN1774869A
Application number: CNA2004800101454A
Authority: CN
Inventors: 前田征彦
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-04-14
Filing date: 2004-04-09
Publication date: 2006-05-17
Anticipated expiration: 2024-04-09
Also published as: WO2004093340A1; CN100370698C; JP2004320253A; US20060215615A1; EP1612958A1

Abstract

排列在16级数据总线上的集成电路(101－105)、存储电路(111－115)、第一选择电路(131－135)、加法电路(121－125)和第二选择电路(141－145)构成了用于对各个数据总线执行相关性处理的计算电路。码产生电路(170)产生PSC和SSC作为扩频码。作为PSC和SSC的基本结构的16比特码具有正极性比特和负极性比特的不变的重复特征。因此，在16个计算电路中的每一个中可以对被移位一个码片的接收数据执行相关性处理。结果，在第一级处理、第二级处理和第三级处理中，可以在期望的定时处执行相关处理。

Description

相关值计算电路

技术领域

本发明涉及一种在W-CDMA(宽带码分多址接入)通信系统采用的3步小区搜索中使用的相关值计算电路。

背景技术

通常，以在发送方和接收方之间预先确定的形式来执行通信，并且必须检测接收信号的时隙定时以正确地接收信号。特别地，在W-CDMA中，在不知道扩频码及其定时的情况下，接收方不能解码信息，因此，检测定时和识别扩频码极其重要。

图1图解了在下行信道上的数据格式，该下行信道是从基站到终端站的信道。在图1中，一帧包括15个时隙。1个时隙包括10个码元。一个码元包括256个码片。所述一个码片是数据的最小单位。

此外，在从基站到终端站的下行信道上，使用具有与帧相同的周期的长码和具有比长码短的周期的短码，并使用长码和短码的乘积来对数据扩频。然后，为了在终端站中检测时隙定时，仅使用已知的短码来对时隙的开始码元扩频。

图2图解了使用已知短码扩频的每个时隙的开始码元。物理信道包括主同步信道(P-SCH)和辅同步信道(S-SCH)。如图2所示，在P-SCH上，使用由CPSC表示的公共主同步码(PSC)来对每个时隙中的开始码元扩频。在S-SCH上，使用由CSSC表示的辅同步码(SSC)的16种的任一种k(k＝0～15)来对每个时隙中的开始码元扩频。在此情况下，假设在图2中，k，k’，...，k”被设置为0到15之间的值。

此外，图3A图解了产生PSC的方法，而图3B图解了产生SSC的方法。如图3A所示，PSC包括16个码a，其中16个码a被排列，且每预定数量被正和负反转。如图3B所示，SSC包括16种码，所述码是由16次哈德马(hadamard)序列的每16行之一与z的相乘而产生的。z包括16个码b，如图3B所示，其中预定数目个正的码b和负的码b构成一个16个码b的行。

作为定时检测和扩频码识别的方法，3步小区搜索方法是已知的。在第一步的处理中，计算与PSC的相关性以检测时隙定时。在第二步的处理中，计算与SSC的相关性和与帧定时的相关性以检测帧定时，并识别扰码组。在第三步的处理中，计算与属于在第二步的处理中识别的扰码组的扰码的相关性以识别扰码，即扩频码。

对于时隙定时检测，必须采用从基站异步发送的数据中的给定定时作为暂定的时隙定时，并根据该定时，产生在启动第一步的处理之后的最小一个时隙的分布(profile)。这通过使用256抽头的匹配滤波器2560次确定与PSC的相关性来实现。匹配滤波器的计算结果由下列等式(1)表示。注意：在等式(1)中，m取从0到2559范围内的值。

MFOUT_PSC(m)＝∑_n＝₀ ²⁵⁵C_PSC(n)·data(n+m) ......(1)

此外，帧定时的检测是通过使用256抽头的匹配滤波器在以上述方法检测的时隙定时时确定与SSC的相关性来实现的。匹配滤波器的计算结果由下列等式(2)表示。注意：在等式(2)中，m’取从0到2559范围内的值。

MFOUT_SSC(m’，k)＝∑_n＝₀ ²⁵⁵C_SSC，k(n)·data(n+m’)......(2)

此外，如下列等式(3)所示，也使用匹配滤波器来识别扰码。注意：在等式(3)中，m”取从0到38,399范围内的值。

MFOUTscramb(m”)＝∑n＝n，^n’+255Cscramb(n)·data(n+m”)......(3)

图4是图解传统相关值计算电路的配置示例的方框图。如图4所示，传统相关值计算电路在256抽头的匹配滤波器502中获得接收数据与在码产生器501中产生的、在3步小区搜索中使用的码的相关性。

通常由于多径、噪声等，3步小区搜索的第二步和第三步的处理在多个定时处执行处理。匹配滤波器502在电路结构上简单，而由于256个抽头的结构，在电路规模上大，并且使得匹配滤波器502只具有一个系统。

因此，当在第二步和第三步的处理中必须计算与在多个定时处的多个码的相关性时，提供存储RAM 503来存储多个定时的接收数据。

然而，在传统的相关值计算电路中，如图4所示，匹配滤波器502在电路结构上简单，而由于256个抽头的结构，在电路规模上很大。此外，由于需要存储RAM，所以电路规模变得更大。

而且，在匹配滤波器502中，数目极大的计算电路被提供在数据路径上以获得相关性，并且同时进行每次计算以获得相关性，从而产生了一个问题：功耗极高。

发明内容

本发明旨在解决上述问题，并且本发明的一个目的是提供一种相关值计算电路，其使得在不使用增加电路规模的匹配滤波器和存储RAM的情况下获得相关性。

根据本发明的一个方面，相关值计算电路具有：16级乘法器，确定接收数据与解扩码的乘积；16级第一存储器，将乘法器中的计算结果与保持在其中的数据相加，并重新保持加法的结果；16级第一选择器，选择来自第一存储器的数据或者选择通过根据扩频码反转来自第一存储器的数据的极性而获得的数据；第二存储器，保持256个采样的数据；16级第二选择器，选择保持在第二存储器中的数据或者选择0；16级加法器，确定从第一选择器选择并输出的数据和从第二选择器选择并输出的数据之和；第三选择器，选择16级加法器中的加法结果之一以输出到第二存储器；和码产生器，产生16比特的码，其是主同步码的第一基本结构，另一16比特的码，其是辅同步码的第一基本结构，和作为解扩码的扰码，以提供给16级乘法器，并且还产生16比特的码，其是主同步码的第二基本结构，另一16比特的码，其是辅同步码的第二基本结构，和作为扩频码的固定值，以提供给16级第一选择器。

附图简述

图1是图解下行信道上的传统数据格式的图；

图2是图解使用传统的已知短码扩频的每个时隙的起始码元的图；

图3A是说明产生PSC的传统方法的图；

图3B是说明产生SSC的传统方法的图；

图4是图解传统相关值计算电路的配置示例的框图；和

图5是图解根据本发明的一个实施例的相关值计算电路的配置的框图。

具体实施方式

下面将参照附图具体描述本发明的实施例。注意：本发明不限于该实施例，并且在不背离本发明的范围的情况下，可以以各种修改来实践本发明。

本发明的一个要点是要通过使用PSC和SSC的码结构的特征来减少计算电路和存储RAM。下面将参照图3描述在本发明中使用的PSC和SSC的码结构。

如图3A所示，PSC包括16个码a，其中16个码a被排列，且每预定数量被正和负反转。换言之，构成PSC的16比特的码a根据给定规则以正状态或负状态出现，并且重复特征是不变的。因此，该特征使得能够识别：由定时中的差异而造成的一个码片的位移。在3步小区搜索的第一步中的与PSC的相关性的处理中，使用这样的特征使得能够减少数据路径上的计算电路。

如图3B所示，SSC包括16种码，每一种通过将哈德马序列H8的16行分量之一与z相乘而产生。z包括16个码b，如图3B所示，其中16个码b被排列，且每确定数量被正和负反转。

然后，在哈德马序列H8的每一行的分量hm(0)至hm(255)中，假设：哈德马序列H4的第一行的分量是h’0(0)至h’0(15)，则hm(0)至hm(15)、hm(16)至hm(31)、hm(32)至hm(47)、...、hm(250)至hm(255)由16个h’0(0)至h’0(15)组成，其中，16个h’0(0)至h’0(15)被排列，且每预定数量被正和负反转成。因此，SSC的分量具有结构，其中16个b(0)×h’0(0)至b(15)×h’0(15)被排列，且每预定数量被正和负反转。换言之，与PSC类似，构成SSC的16比特码按照给定规则以正状态或负状态出现，并且重复特征是不变的。因此，该特征使得能够识别：由定时中的差异而造成的一个码片的位移。在3步小区搜索的第二步中的与SSC的相关性的处理中，该特征使得能够消除存储RAM。

下面将参照附图详细描述本发明的实施例。

图5是图解根据本发明的一个实施例的相关值计算电路的配置的框图。如图5所示的相关值计算电路具有16级乘法电路101、102、103、...、104、和105，16级存储电路111、112、113、...、114、和115，16级加法电路121、122、123、...、124、和125，16级第一选择电路131、132、133、...、134、和135，16级第二选择电路141、142、143、...、144、和145，能够保持256个采样的数据的RAM 150，定时控制电路160，码产生电路170，用于产生RAM 150的地址的地址产生电路180，和第三选择电路190。

定时控制电路160产生定时信号以控制每个电路的操作。作为提供给16级乘法电路101、102、103、...、104、和105的解扩码，码产生电路170在第一步处理中产生16比特的码，其是如图3A所示的PSC的第一基本结构，在第二步处理中产生另一16比特的码，其是如图3B所示的SSC的第一基本结构，和在第三步处理中产生图中未示出的扰码。

此外，作为提供给16级第一选择电路131、132、133、...、134、和135的扩频码，码产生电路170在第一步处理中产生16比特的码，其是如图3A所示的PSC的第二基本结构，在第二步处理中产生另一16比特的码，其是如图3B所示的SSC的第二基本结构，和在第三步处理中产生固定值。

16级乘法电路101、102、103、...、104、和105的每一级确定接收数据和来自码产生电路170的解扩码的乘积。16级存储电路111、112、113、...、114、和115将在16级乘法电路101、102、103、...、104、和105中的计算结果分别与保持在其中的数据相加，并保持新的加法结果。

根据来自码产生电路170的扩频码，16级第一选择电路131、132、133、...、134、和135没有改变地、或者在反转数据的极性的情况下输出保持在16级存储电路111、112、113、...、114、和115中的数据。16级第二选择电路141、142、143、...、144、和145或者选择RAM 150的输出或者选择“0”，以便输出。

16级加法电路121、122、123、...、124、和125将在16级第一选择电路131、132、133、...、134、和135中选择的值和在16级第二选择电路141、142、143、...、144、和145中选择的值相加。第三选择电路190在16级加法电路121、122、123、...、124、和125的输出之中进行选择以存储在RAM150中。

下面描述在如上所述配置的相关值计算电路中执行的3步小区搜索的每个步。注意：在16级的每一级中的处理操作相同，因此，下面将第一级的数据路径作为例子来说明。接收数据的一个时隙包括如图1所示的2,560个码片。

在第一步的处理中，码产生电路170在逐比特的基础上顺序产生构成图3A所示的PSC的码a的16比特来作为解扩码，以在乘法电路101中与接收数据相乘。因此，乘法电路101顺序获得接收数据和码a的每个比特的乘积。

存储电路111获得乘法电路101中的计算结果和保持在存储电路111中的数据之和，并对应于码a的16比特，重复地保持再次获得的和。然后，存储电路111确定所有码a的16比特与接收数据的乘积之和，并经第一选择电路131输出该乘积和数据给加法电路121。

因此，在计算与PSC的相关性中，所获得的乘积和数据代表接收数据中的第一个16码片的相关值，即在某一定时与CPSC(0)至CPSC(15)的相关结果，随后16码片的相关值，即在某一定时与CPSC(16)至CPSC(31)的相关结果，随后16码片的相关值，即在某一定时与CPSC(32)至CPSC(47)的相关结果，或者最后16码片的相关值，即在某一定时与CPSC(240)至CPSC(255)的相关结果。

在每个上述定时，码“a”显示了重复特征，其中正的码“a”和负的码“-a”对应于每个定时而重复。

因此，在存储电路111提供乘积和数据给加法电路121时，码产生电路170根据码a的重复特征来确定上述定时的哪一个执行相关处理，产生指示是否提供了没有改变的、或者正和负被反转的乘积和数据的扩频码，并将该扩频码提供给第一选择电路131。

在该示例中，由于相关性处理是第一步，所以该定时用于计算接收数据中的第一个16码片的相关值，即与CPSC(0)至CPSC(15)的相关性。因此，码产生电路170产生扩频码以在第一个16码片的定时“提供没有改变的数据”，并且在其它情况下，产生扩频码以“提供具有反转的正和负的数据”。

结果，第一选择电路131在来自码产生电路170的扩频码要“提供没有改变的数据”时，将乘以“-1”的、来自存储电路111的乘积和数据直接输出到加法电路121的输入端的一侧，同时，在扩频码要“在反转极性的同时提供码”时，将来自存储电路111的乘积和数据乘以“-1”以输出到加法电路121的输入端的一侧。

将第二选择电路141的输出提供给加法电路121的输入端的另一侧。在来自第一选择电路131的数据输出是与CPSC(0)至CPSC(15)的相关结果时，第二选择电路141选择“0”，同时在其它情况下选择RAM 150的输出数据。

结果，当从第一选择电路131输出的乘积和数据是与CPSC(0)至CPSC(15)的相关结果时，加法电路121从第二选择电路141接收没有改变的数据，并经第二选择电路190在RAM 150中存储从第一选择电路131输出的值。

同时，当从第一选择电路131输出的乘积和数据代表与任何一个与CPSC(0)至CPSC(15)的相关性不匹配的相关结果时，加法电路121从第二选择电路141接收对应于从第一选择电路131输出的乘积和数据的定时的、关于存储在RAM 150中的位置的数据，并获得数据中的这两个的和以存储在该位置中，经第三选择电路190接收来自所述位置的RAM 150的数据。

换言之，第三选择电路190选择加法电路121至125的每一个的输出，以存储在RAM 150中的相应存储位置中。对于与RAM 150中的16个定时相关的各个存储位置，执行前述操作。这样计算码长为256的PSC与256码片的接收数据的相关性。此外，当获得与PSC的相关值时执行功率计算，但是这不是本发明的直接目的，并且因此省略对其的描述。

在第一级中，如上所述，经乘法电路101、存储电路111、第一选择电路131、加法电路121和第二选择电路141在RAM 150中计算与PSC的相关性，但是在该数据路径上仅计算每16码片的相关性。

因此，提供作为第二级的乘法电路102、存储电路112、第一选择电路132、加法电路122和第二选择电路142来以上述方法计算具有一个码片的位移的数据与PSC的相关性。提供作为第三级的乘法电路103、存储电路113、第一选择电路133、加法电路123和第二选择电路143来计算具有二个码片的位移的数据与PSC的相关性。其后继续类似方式，并且提供作为第十六级的乘法电路105、存储电路115、第一选择电路135、加法电路125和第二选择电路145来计算具有十五个码片的位移的数据与PSC的相关性。从而能够在所有定时处计算数据与PSC的相关性，而不用使用256抽头的匹配滤波器。

下面，在第二步的处理中，在接收数据和16种SSC(Cssc，0至Cssc，15)的每一种之间计算相关性。码产生电路170在逐比特的基础上顺序产生构成如图3B所示的SSC的、16比特的码“b(0)×’0(0)至b(15)×h’0(15)”，来作为解扩码来在乘法电路101中与接收数据相乘。因此，乘法电路101顺序获得接收数据和码“b(0)×h’0(0)至b(15)×h’0(15)”的每个比特的乘积。

当获得接收数据和码“b(0)×h’0(0)至b(15)×h’0(15)”的乘积之和时，乘法电路101输出该数据到第一选择电路131。根据来自码产生电路170的扩频码，第一选择电路131确定是否反转与将要获得的SSC的码相对应的数据的极性，并输出该数据到加法电路121。

当从第一选择电路131发送的数据的结果是除了第一个16码片的相关结果之外的结果时，加法电路121接收与SSC(Cssc，0至Cssc，15)相对应的存储在RAM 150中的位置的数据，以获得与从第一选择电路131发送的数据的相关性，获得这两个数据之和，并将该结果存储在接收RAM 150的数据的地方。

以此方式，在乘法电路101、存储电路111、加法电路121、第一选择电路131和第二选择电路141(这些电路是计算相关性的第一级系统)中从某一定时开始计算256码片的接收数据与具有256码长的16种SSC(Cssc，0至Cssc，15)的相关性。

通常，在第二步的处理中，必须在多个定时上执行处理，并且对于其它定时，在第二级到第十六级系统(乘法电路102、存储电路112、第一选择电路132、加法电路122、和第二选择电路142；乘法电路103、存储电路113、第一选择电路133、加法电路123、和第二选择电路143；...，乘法电路105、存储电路115、第一选择电路135、加法电路125、和第二选择电路145)中可以计算相关性。因此，对于最多16个定时，能够计算与SSC(Cssc，0至Cssc，15)的相关性。

因此，提供16级作为在多个定时处计算相关性的系统，从而消除了对用于存储接收数据的存储RAM的需要，其在使用仅具有一个用于相关性计算的系统的匹配滤波器的情况下是必须的。

最后，在第三步的处理中，计算与属于在第二步中识别的扰码组的8个扰码的相关性。包括用于获得相关性的16级的系统的一级用于计算256长度的扰码和256码片的接收数据的相关性。

下面将描述使用第一级的情况作为示例。乘法电路101计算接收数据与在码产生电路170中产生的扰码的每个比特的相关性，以输出结果到存储电路111。当获得256比特的扰码和256码片的接收数据的相关值时，存储电路111提供该值到选择电路131。

由于加法电路121计算256码片的相关性，所以第一选择电路131总是根据来自码产生电路170的扩频码，选择用于加法电路121的相关值，以提供该相关值到加法电路121。类似地，由于256码片的接收数据的相关值在存储电路111中获得，所以第二选择电路141总是选择“0”。

因此，加法电路121输出没有改变的存储电路111的值。第三选择电路190选择加法电路121的输出以存储在RAM 150中。

在从第一级到第八级的、计算相关性的系统中，以类似方式可以获得与8个扰码的相关值。在计算相关性的系统中有16级，并因此能够计算在最多2个定时的接收数据与扰码的相关性。

因此，根据本实施例，能够在不执行近似处理或使用256抽头的匹配滤波器和存储RAM的情况下，计算与扩频码的相关性。此外，与使用256抽头的匹配滤波器相比，大大减少了数据路径上的计算电路。

该申请是基于2003年4月14日提交的日本专利申请第2003-109513号，其全部内容合并于此以供参考。

产业上的可用性

本发明使得能够在不使用增大电路规模的匹配滤波器和存储RAM的情况下计算相关性，并能够降低电路规模和抑制相关性计算中的功耗。

Claims

1.一种相关值计算电路，包括：

16级乘法器，确定接收数据与解扩码的乘积；

16级第一存储器，将乘法器中的计算结果与保持在16级第一存储器中的数据相加，并重新保持加法的结果；

16级第一选择器，选择来自第一存储器的数据和通过根据扩频码反转来自第一存储器的所述数据的极性而获得的数据之一，并输出所选择的数据；

第二存储器，保持256个采样的数据；

16级第二选择器，选择保持在第二存储器中的数据和0之一；

16级加法器，确定从第一选择器选择并输出的数据和从第二选择器选择并输出的数据之和；

第三选择器，选择16级加法器中的加法结果之一，并将该结果输出到第二存储器；和

码产生器，产生16比特的码，其是主同步码的第一基本结构，另一16比特的码，其是辅同步码的第一基本结构，和作为解扩码的扰码，以提供给16级乘法器，并且还产生16比特的码，其是主同步码的第二基本结构，另一16比特的码，其是辅同步码的第二基本结构，和作为扩频码的固定值，以提供给16级第一选择器。