CN1102305C - 用于扩频通信的匹配滤波电路 - Google Patents

Abstract

目的是提供一种可用小规模电路，对长代码进行应付的匹配滤波器电路，其构成为设置用于乘法运算的采样保持电路，个数为长代码的一部分那么多，从可以保持与上述个数相等的PN代码的第1乘数寄存器并行f向采样保持电路输入乘数，在该PN代码之后还有要使用的PN代码的时就把该PN代码存放到与第1乘数寄存器容量相同的第2乘数寄存器中，并在规定的定时，把第2乘数寄存器的PN代码并行传送至第1乘数寄存器中。而送往第2乘数寄存器的PN代码输入串行地进行。

Description

用于扩频通信的匹配滤波电路

技术领域

本发明涉及用于扩频通信系统的匹配滤波电路，这种系统用于移动体通信或无线LAN等等之中，本发明特别涉及用小规模且耗电低的LSI制作的可进行高速处理的匹配滤波电路。

背景技术

匹配滤波器是用来对两个信号的一致性进行判定的滤波器，在扩频方式的通信中，应当接收信号的用户，用使用了自己的扩散代码的匹配滤波器对接收信号进行处理，检测其相关峰值，进行同步捕获和保持。

在此，假定扩散代码为PN(i)，芯片时间为Tc，扩散率为M，在某一时刻(t)的输入信号为S(t)，某一时刻t的相关输出信号为R(t)，则可以得到式(1)，

〔式1〕

其中，PN(i)是1比特数据的数据串。

要想进行同步捕获，就必须进行二倍采样(double sampling)或更多的采样，使用多个匹配滤波器，用多个系统同时施行上述式(1)的计算，并对其运算结果进行加法运算。为了实现这样的匹配滤波器电路，现有技术使用的是数字电路或SAW(声表面波)器件，但是，用数字电路的活存在着因电路规模大因而功耗变大的问题，不宜用于移动体通信，而若使用SAW器件则存在着不易用一个器件来实现整个电路是S/N比低这么一种问题。

于是本发明人等在特愿平7-212438号中提出了一种匹配滤波器电路，这种电路着眼于扩散代码为1比特数据串，并对输入信号作为时间序列的模似信号进行采样保持之后，用多路开关把它分支为“1”或“-1”的序列、并用电容耦合的办法对各自的序列信号进行并行加法运算、用小规模且低耗电的LSI进行高速处理。

但是，在这种匹配滤波器中，存在着当要处理长代码的PN代码时，电路规模就会变大的问题。

发明内容

本发明就是为消除上述专利发明中的那些问题而创造出来的，目的是提供一种可以用小规模电路来应付长代码的匹配滤波器电路。

本发明所涉及的匹配滤波器，是在上述专利发明中，设置用于进行乘法计算的取样保持电路，其个别为长代码的一部分，并从可以保持与上述个数相等的PN代码的第1乘数寄存器并行地向采样保持电路输入乘数，在该PN代码之后有要使用的PN代码的时候，将此PN代码存放到与第1乘数寄存器容量相同的第2乘数寄存器中去，并以规定的定时，把第2乘数寄存器中的PN代码并行传送到第1乘数寄存器中去，而送往第2乘数寄存器的PN代码的输入是串行进行的。

附图说明

图1的方框图示出了本发明所涉及的的匹配滤波器电路的一个实施例。

图2的方框图示出了该实施例的各个匹配滤波器电路的运算部分。

图3的电路图示出了图2中的采样保持电路。

图4的电路图示出了图3中的开关。

图5的电路图示出了图3中的多种开关。

图6的电路图示出了图2中的第1加法器。

图7的电路图示出了图2中的第5加法器。

图8的电路图示出了图2中的第6加法器。

图9的电路图示出了用于生成基准电压的电路。

图10的定时图示出了图1中的乘数寄存器和输入信号的时序关系。

具体实施方式

其次，依据附图说明本发明所涉及的匹配滤波器电路的一个实施例。

在图1中，在匹配滤波器电路MF上连接有第1乘数寄存器MREG1，匹配滤波器对已存于该乘数寄存器中的PN代码和输入信号S(t)作乘法运算，并把其乘法运算结果的总和作为输出信号R(t)输出出去。MREG1是使所存数据从始端到终端(从图的左端到右端)依次移位的移位寄存器，终端的数据再回到始端去。这样一来，PN代码的循环就有了可能，对于一组输入信号，就可以边循环式地依次变更PN代码边进行乘法计算。

在MREG1上，连接有具有与MREG1的数据区相对应的数据区的第2乘数寄存器MREG2，并构成和使得可以并行地把MREG2的各个数据送往MREG1。在MREG2中，其始端设有串行输入，PN代码可以从这儿串行输入。在比如说，在乘数寄存器中可以存放m个PN代码，是使用长度为其n倍的长代码的情况下，首先把从第1号到m号的PN代码串行输入到MREG2中去。在串行输入结束之后，把该PN代码并行地传送到MREG1中去。接着，在一个周期的乘法运算即将结束时，把第2个循环的m个的PN代码输入到MREG2中去，在乘法结束之后，立即把新的PN代码从MREG2转送到MREG1中去。图1中用SPN(i，j)表示送往第i次的MREG2的PN代码输入中的第j号PN代码。

MREG1、MREG2的数据写入和传送的时序如图10所示，与输入信号S(t)同步地生成并行传送信号PTRAN和串行传送信号STRAN。PTRAN给出从MREG2向MREG1传送PN代码的定时，STRAN则给出PN代码向MREG2串行输入的定时。PTRAN通常被屏蔽而变为无效，仅仅在要进行传送时才生成去除屏蔽信号MR使PTRAN变为有效。因此，PTRAN在规定期间之内，从m个输入信号的最后(在图10中用字符“m”表示)的输入信号的终端生成并构成为使得可以容易地依据采样时钟等等来生成。

屏蔽去除信号生成于在PTRAN定时的前后具有一定余量的期间，使PTRAN确实地变成为有效。

STRAN是与采样时钟完全相同的信号，被生成为总是有效的信号。送往MREG2的S(i，j)输入与S(t)的数据的顺序同步地进行。并与m号的数据的采样同步输入SPN(i，j)。这样一来，在想要使MREG2内的数据保持恒定的时候，反复输入同一数据，使得在保持与S(t)的数据顺序之间的对应关系的同时，把必须的全部数据都存放了起来。

这样一来，若把匹配滤波器电路的分接抽头数定为整个PN代码的一部分的个数的话，则MF的电路规模就变成为恒定而与PN代码的长度无关，因而可以把电路规模的扩大压至最小限度。

在图2中，匹配滤波器电路运算部分MF被构成为把输入电压Vin2并联连接到多个采样保持电路SH1、SH2、SH3、SH4、SH5和SH6上，并由各个采样保持电路产生H(高)和L(低)这两个系统的输出，采样保持电路上连接有控制电路CTRL，它进行把Vin2依次取入任何一个采样保持电路中去的控制。

此外，采样保持电路依据控制电路的控制把输入电压Vin2导入H一侧或L一侧的一方，另一方则连接上基准电压Vr。这种路径选择与应当和输入信号相乘的一比特代码(PN代码)相对应地进行，到这一步乘法运算就完成了。

采样保持电路SH1被构成为如图3那样，输入电压Vin3被连接到开关SW上。开关SW的输出连到电容器C31上，而电容器C31的输出上连有3级串联的MOS反相器I₁、I₂和I₃。最后一级的MOS反相器I₃的输出Vo₃介以反馈电容器C32连到I₁的输入上去，以构成为使得Vin以良好的线性产生于I₃的输出上。I₃的输出输入到2个多路开关MUX31和MUX32上，另外，这些多路开关上连接有共用基准电压Vr。当SW闭合时，C31以与Vin3相对应的电荷充电，并借助于I₁-I₃的反馈功能来保证输出的线性特性。这样一来，在之后开关SW断开的时候，采样保持电路SH₁就对Vin3进行保持。

开关SW、多路开关MUX31、MUX32受控制信号S₁、S₂、S₃控制，在一旦闭合之后S₁在应当取进输入电压的时刻使SW断开。S₂、S₃是反相之后的信号，在一方的多路开关输出Vin3的时候，另一方的多路开关输出Vr。MUX31产生上述H(高)的系统的输出，MUX32是L(低)的系统的输出。该H、L与扩散代码的“1”、“-1”相对应，在应对某一时刻的输入电压乘上代码“1”的时候，就从MUX31输出Vin3，在应乘“-1”的时候则从MUX32输出Vin3。

最后一级的I₃的输出介以接地电容器33接地，而第2级的I₂的输出则介以一对平衡电阻R₃₁、R₃₂接到电源电压Vdd和接地点上。借助于这样的构成，可以防止含有反馈系统的反相放大器电路的振荡。

如图4所示，开关SW由把n型MOS晶体管的源极和漏极分别连接到P型MOS晶体管的漏极和源极上面构成的晶体管电路T₄构成，输入电压Vin4被连到该晶体管电路的nMOS的漏极一侧的端子上，nMOS的源极的端子构成为介以具有相同的构成的虚拟(duammy)晶体管DT4连到输出端子Vout4上。晶体管电路T₄的nMOS晶体管的栅极上输入S₁，pMOS晶体管的栅极上输入有用反相器I₄把S₁反相之后的信号，因此，在S₁为高电平的时候，T₄导通，在低电平的时候，T₄截止。

如图5所示，多路开关MUX31把n型，p型的一对MOS晶体管的源极，漏极相互连接起来构成的晶体管电路T₅₁、T₅₂的nMOS的源极一侧的端子连接到共用输出端子Vout5上而构成，T₅₁的nMOS的漏极一侧的端子上连接有MOS反相器I₃的输出Vo₃(图中用Vin51表示)，T52的漏极上连接有基准电压Vr(图中用Vin52表示)。信号S2被输往晶体管电路T₅₁中的nMOS晶体管的栅极和晶体管电路T52中的PMOS晶体管的栅极，而用反相器I₅的S₂相之后的信号则输送T₅₁的pMOS和T52的nMOS的栅极。这样一来，在S₂为高电平时T51导通而T52截止，在终电平的时候T52导通而T51截止。就是说，MUX31可借助于S₂控制选择性地输出Vo3或者Vr。

图示被略去了，但多路开关MUX32的构成与MUX32一样，只是Vo3的Vr的连接反了过来。即把它构成为使Vr连接到T51上，Vo3连接到T52上。因此，MUX32的输出与MUX31相反，即MUX31输出Vo3的时候它输出Vr、而MUX31输出Vr的时候它输出Vo3。

信号S₂与扩散代码相对应，在S₂＝1的时候，把1×Vin2＝Vin2输出到ADD21上去。这时S3为-1，并把与0相对应的Vr输出到ADD22上去。另一方面，在S₂＝-1的时候，把与0对应的Vr输出到ADD21上去。这时，S₃为+1，并把1×Vin2＝Vin2输出至ADD22。

上述式(1)的S(t-i·Tc)是在各个采样保持电路中所保持的电压，PN(i)是在该时刻应给予各采样保持电路的信号S₂(扩散代码)。对于在某一时刻所保持的信号的顺序扩散代码是恒定的，在取入新的信号的定时处，取入新的信号替代最老的信号。这时，各采样保持电路SH1-SH6与PN(i)的关系错位，控制电路进行与此对应的PN(i)的移位。在不进行这样的代码供给的移位的情况下，结果就变成为在采样保持电路之间进行数据传送，将产生伴随着数据传送而出现的误差。即，代码的移位在防止数据传送误差上是有效的。

式(1)中的累加用上述加法单元ADD21-ADD26执行，在ADD21、ADD26中分别对各个采样保持电路的输出电压VH、VL进行累加计算。这种累加并不直接进行。而是把采样保持电路分成多个组，先对各组用ADD21-ADD24进行V_H、V_L的累加计算，接着把对V_H进行累加计算的ADD21和ADD23的输出全部输出至ADD25，把对V_L进行累加计算的ADD22和ADD24的输出全部输出至ADD26。再把ADD25的输出也输入到ADD6上。在这里，在图2中画出了6个采样保持电路，把每3个分成了一组，但对于100-数100位或者更长的代码，比如说可设置128个之类的适当的个数。

如图6所示，加法单元ADD21具有由与一组的采样保持电路的个数相对应的个数的电容器C61、C62、C63构成的电容耦合器CP6、CP6的输出连到3级串联MOS反相器I61、I62上和I63上。最后一级的MOS反相器I3的输出介以反馈电容器C64连到I61的输入上，这样一来就构成为使CP6的输出以良好的直线性产生于I63的输出上。若假设各个电容器C61-C63的输入压为Vin62和Vin61、Vin63，则I63的输出Vout6将变成下式。

〔式2〕其中Vin61-Vin63和Vout6是以基准电压Vr为基准的电压，此外，电容器C61、C62、C63、C64的电容比被设定为1比1比1比3。由此，可以得到〔式3〕的反相加法计算值的标准化输出。

〔式3〕借助于这一标准化，就可以防止最大电压超过电源电压。

最后一级的I63的输出介以接地电容器C65连接到连地点，而第2级的I62的输出则介以一对平衡电阻R61和R62连到电源电压Vdd和接地点。采用这样的构成，可以防止包含反馈系统的反相放大电路的振荡。

如图7所示，加法单元ADD25具有由与所连接的加法单元ADD21、ADD23的个数相对应的个数的电容器C71、C72构成电容耦合器CP7、CP7的输出连接到3级串联MOS反相器I71、I72和I73上。最后一级的MOS反相器I73的输出介以反馈电容器C73连到到I71的输入上以此构成为使CP7的输出以良好的直线性产生于I73的输出上，倘假定各个电容器C71、C72的输入电压为Vin71和Vin72，则I73的输出变为〔式4〕

〔式4〕其中，Vin71、Vin72和Vout7是以基准电压Vr为基准的电压，此外，电容器C71、C72、C73的电容比可设定为1比1比2。由此，可以得到〔式5〕给出的加法运算值的标准化输出。

〔式5〕借助于该标准化，可以防止最大电压超过电源电压。

最后一级I73的输出介以接地电容器C74连到接地点，而第2级I72的输出则介以一对平衡电组R71、R72连接到电源电源Vdd和接地点上。采用这样的构成，可以防止含有反馈系统的反相放大电路的振荡。

如图8所示，加法单元ADD26具有由与所连接的3个ADD22、ADD24和ADD25相对应的电容器C81、C82、C83构成的电容耦合器CP8、CP8的输出连到3级串联MOS反相器I81、I82、I83上。最后一级MOS反相器I83的输出介以反馈电容器C84连到I81的输入上，以此构成为使CP8的输出以良好的线性产生于I83的输出上。倘假定各电容器C81-C83的输入电压(以Vr为基准的电压)为Vin81，Vin82，Vin83，则I83的输出Vout8(以Vr为基准的电压)将变成〔式6〕

〔式6〕其中C81、C82、C83和C84的电容比设定为1比1比2比2，并可得到〔式7〕所给出的反相加法运算值的标准化输出。

〔式7〕另外，之所以把C83的数据设定C81和C82的2倍，是为了要除去用ADD25进行标准化之后的影响(与尚未标准化的V81、V82进行匹配)。采用以上的标准化，可以防止最大电压超过电源电压。

最后一级的I83的输出介以接地电容器C85连接到接地点，而第2级的I82的输出则介以一对平衡电阻R81、R82连到电源电压Vdd和接地点上。采用这样的构成，可以防止含有反馈系统的反相放大电路的振荡。

上述基准电压Vr用示于图9的基准电压生成电路Vref生成。该基准电压生成电路是把3级串联反相器I91、I92、I93的最后一级的输出反馈至最初一级的输入的电路，和上述加法单元一样被施行用接地电容器C95、平衡电阻R91、R92进行防止振荡处理。基准电压生成电路Vref的输出收敛于其输入输出电压成为相等的稳定点上，通过各MOS反相器的阈值设定就可以生成所希望的基准电压。一般说，为了确保在正负两个方向上都有足够大的动态范围，多设定为Vr＝Vdd/2。其中Vdd为MOS反相器的电源电压。

以上的匹配滤波电路，由于用电容耦合器来进加法运算，与进行数字处理的情况相比，电路规模大幅地缩小了，而且由于是并行加法运算改处理速度快，还因为采样保持电路和加法单元的输入输出全部是电压信号，故电流消耗甚少，功耗很小。

还有，加法单元等的输出精度虽然由MOS反相器的特性的不均一性和电容器电容比来决定，但对于反相器来说，通过使之相互靠近进行配置的办法可以抑制不均一性。此外，对于电容器来说，采用在多个单位电容器排到中进行分散式连接的办法来构成每一个电容，则可以提高电容比的精度。

如前所述，本发明所涉及的匹配滤波器电路，设置长代码的一部分的个数那么多的用于进行乘法的采样保持电路，并以可以保持与该个数相等的PN代码的第1乘数寄存器并行地向采样保持电路进行乘数输入，在该PN代码之后存在着要使用的PN代码的时候，将其PN代码存放到与第1乘数寄存器具有相同容量的第2乘数寄存器中去，并在规定的定时把第2乘数寄存器的PN代码并行传送到第1乘数寄存器中去，此外，由于送往第2乘数寄存器的PN代码的输入是串行地进行的，故对于长代码具有可以用小规模电路来对付的优良效果。【式1】 $R\left(t\right)=\underset{i=0}{\overset{M-1}{\mathrm{\Σ}}}\mathrm{PN}\left(i\right)\·S(t-i\·\mathrm{Tc})---\left(1\right)$ 【式2】 $\mathrm{Vout}6=-\frac{C61\mathrm{Vin}61+C62\mathrm{Vin}62+C63\mathrm{Vin}63}{C64}---\left(2\right)$ 【式3】 $\mathrm{Vout}6=-\frac{\mathrm{Vin}61+\mathrm{Vin}62+\mathrm{Vin}63}{3}---\left(3\right)$ 【式4】 $\mathrm{Vout}7=-\frac{C71\mathrm{Vin}71+C72\mathrm{Vin}72}{C73}---\left(4\right)$ 【式5】 $\mathrm{Vout}7=-\frac{\mathrm{Vin}71+\mathrm{Vin}72}{2}---\left(5\right)$ 【式6】 $\mathrm{Vout}8=-\frac{C81\mathrm{Vin}81+C82\mathrm{Vin}82+C83\mathrm{Vin}83}{C84}---\left(6\right)$ 【式7】 $\mathrm{Vout}8=-\frac{\mathrm{Vin}81+\mathrm{Vin}82+2\mathrm{Vin}83}{2}---\left(7\right)$

Claims (11)

1.一种匹配滤波器电路，用于扩频通信，包括：

采样保持电路(SH1～SH6)，具备连到输入电压上的开关(SW)，与该开关的输出连接的第1电容器(C31)，与该第1电容器的输出连接的由奇数级的MOS反相器(21、22、23)构成的第1反相放大单元，把该第1反相放大单元的输出连到输入的第1反馈电容器(C32)，选择地输出上述第1反相放大单元的输出或基准电压的第1多路开关(MUX31)和第2多路开关(MUX32)；

第1加法单元(ADD21、ADD23)，具有：连接各采样保持电路(SH1～SH6)的第1多路开关的输出的多个第2电容器，把这些第2电容器的输出合并并连在一起的由奇数级的MOS反相器构成的第2反相放大单元，把该第2反相放大单元的输出连到输入的第2反馈电容器；

第2加法单元(ADD22、ADD24)，具有：连接各采样保持电路(SH1～SH6)的第2多路开关的输出的多个第3电容器，把这些第3电容器的输出合并并连接在一起的由奇数级MOS反相器构成的第3反相放大单元，把第3反相放大单元的输出连至输入的第3反馈电容器；

减法单元(ADD25、ADD26)，用于从上述第1加法单元的输出中减去第2加法单元的输出；

控制电路(CTRL)，用于使上述采样保持电路(SH1～SH6)中的任一个的上述开关(SW)闭合，同时使其它开关(SW)断开，且以规定的组合对各采样保持电路的第1、第2多路开关进行切换；

其特征在于还包括：

第1乘数寄存器(MREG1)，用于保持与上述采样保持电路(SH1～SH6)的个数相等的PN代码，同时将其PN代码并行地输入到上述控制电路中去，且使每一次运算所保持的PN代码进行循环移位；第2乘数寄存器(MREG2)，包含有已并行地连接到上述第1乘数寄存器的各数据区上的数据区且可串行输入PN代码，第2乘数寄存器的PN代码适时地传送至第1乘数寄存器的对应数据区。

2.根据权利要求1所述的匹配滤波器电路，其特征是：PN代码从第2乘数寄存器(MREG2)向第1乘数寄存器(MREG1)的传送，在匹配滤波器的一个周期的运算结束之后立即执行。

3.根据权利要求2所述的匹配滤波器电路，其特征是：总是在匹配滤波器的一个周期结束之后立即先生成从第2乘数寄存器(MREG2)传送往第1乘数寄存器(MREG1)的传送信号，在不进行传送时，屏蔽该传送信号，仅仅在进行传送时才去掉该屏蔽。

4.根据权利要求1所述的匹配滤波器电路，其特征是：输入至第2乘数寄存器(MREG2)的PN代码的串行输入与匹配滤波器的采样时钟同步进行。

5.根据权利要求1所述的匹配滤波器电路，其特征是：把多个采样保持电路分成多个小组，每组分别设有第1加法单元(ADD21、ADD23)和第2加法单元(ADD22、ADD24)，

所述减法单元具有：连接所有组的第1加法单元的输出的第3加法单元(ADD25)，连接所有组的第2加法单元输出和第3加法单元输出的第4加法单元(ADD26)。

6.根据权利要求1所述的匹配滤波器电路，其特征是：所述基准电压是由具有由奇数级的MOS反相器(I91、I92、I93)构成的、将最末级输出反馈至初级输入的第6反相放大单元的基准电压生成电路(Vref)生成。

7.根据权利要求1、5或6所述的匹配滤波器电路，其特征是：反相放大单元在输出与地之间连接有接地电容器(C33、C65、C74、C85、C95)，且在最后一级MOS反相器的前一级中，用一对平衡电阻(R31&R32R、61&R62、R71&R72、R81&R82、R91&R92)把MOS反相器的输出连接到电源和地之间。

8.根据权利要求6所述的匹配滤波器电路，其特征是：把MOS反相器的阈值设定为使得基准电压(Vr)变成为MOS反相器的电源电压(Vdd)的1/2。

9.根据权利要求1所述的匹配滤波器电路，其特征是：控制电路(CTRL)对于各采样保持电路(SH1～SH6)的设定可进行切换，使得所有的采样保持电路(SH1～SH6)进行循环。

10.根据权利要求1所述的匹配滤波器电路，其特征是：构成为使第1多路开关(MUX31)选择地输出第1反相放大单元的输出或基准电压，使第2多路开关(MUX32)用与第1多路开关相反的选择输出第1反相放大单元的输出或基准电压。

11.根据权利要求1所述的匹配滤波器电路，其特征是：构成为使第1多路开关(MUX31)和第2多路开关(MUX32)，总有一方输出第1反相放大单元输出，或者使两者都输出基准电压。

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