KR100635279B1 - 초고속 데이터 통신용 아날로그 상관기 - Google Patents

초고속 데이터 통신용 아날로그 상관기 Download PDF

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Abstract

초고속 데이터 통신용 아날로그 상관기가 개시된다. 본 발명에 다른 초고속 데이터 통신용 아날로그 상관기는, 입력신호가 인가되며 신호 지연 회로로 사용되는 단일의 전송선, 전송선에 일정간격을 두며 병렬로 연결되어 각각 소정 크기의 전압이 인가되는 복수개의 아날로그 곱셈기 및 상기 복수의 아날로그 곱셈기로부터 출력되는 신호를 합산하여 출력신호로 전송하는 덧셈기를 포함한다. 본 발명에 따르면 초고속 데이터 통신을 가능하게 하는 아날로그 상관기를 구현할 수 있게 된다. 또한 본 발명에 따르면, cm정밀도의 위치 추적시스템에의 적용이 가능하다. 아울러, 본 발명에 따르면 가변 커패시터의 크기를 조정함으로서, 전송선의 각 부분들에서의 지연시간을 조정할 수 있게 되고, 그 결과 전송선의 길이를 조절하는 효과를 얻을 수 있게 된다. 아울러, 인가전압장치의 전압의 조정에 의해서, 초고속 통신환경의 변화에 따라 적응적으로 활용가능한 상관기를 구현할 수 있게 된다.
아날로그 상관기, 펄스, 초광대역, 곱셈기, 전송선, 집중소자

Description

초고속 데이터 통신용 아날로그 상관기{Analog Correlator for very high speed data communnication}
도 1은 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기가 사용되는 통신 시스템을 나타내는 구조도,
도 2는 종래기술로서 RF 혼합기(RF mixer)를 이용한 임펄스 상관기를 표현한 도면,
도 3은 종래기술로서 디지털 지연회로를 이용한 상관기를 표현한 도면,
도 4는 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 구성 및 작동원리를 표현한 도면,
도 5는 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 시뮬레이션 결과를 나타낸 도면,
도 6은 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 또 다른 구현방법을 나타낸 도면 및
도 7a, 도 7b 및 도 7c는 가변 커패시터의 변화에 따른 전송선의 각 부분에서의 신호지연 효과를 나타낸 도면이다.
본 발명은 초고속 데이터 통신용 아날로그 상관기에 관한 것으로, 더욱 상세하게는 전송선 및 집중소자를 이용한 초고속 데이터 통신용 아날로그 상관기에 관한 것이다.
일반적으로 이동통신 분야는 최근 주목을 받는 분야로서, 특히 디지탈 방식의 이동통신은 부호분할 다중 접속방식(CDMA)이라는 기반 기술을 이용하여 급속히 발전하고 있다. CDMA방식을 사용하는 통신장치에서 동기복조를 위해서는 상관기(Correlator)가 필수적으로 사용되며 이 상관기들은 디지탈방식을 주로 사용하고 있다.
현재의 디지탈 통신은 고속 전송을 목표로 발전되어가고 있으며 기존에 사용되는 디지탈 상관기는 전송속도가 높아질수록 현재의 기술로 구현하기 어려운 문제점이 있다. 즉, 종래에 제작되어 오던 디지탈 기술을 이용한 상관기들은 점차 고속화 되어가는 디지탈통신의 경향을 수용하기에는 기술적인 한계에 도달하였다. 따라서 CDMA방식의 기초가 되는 클럭인 칩주기는 전송되는 정보의 속도보다 수십배 이상의 고속이므로 디지탈 상관기로서 복조기를 구현하는데 있어서 많은 어려운 문제가 발생된다.
도 1은 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기가 사용되는 통신 시스템을 나타내는 구조도이다.
도 1에서 보면, 본 발명이 포함된 통신 시스템은 필터(100), 저잡음 증폭기(LNA)(110), 가변 증폭기(120), 곱셈기(130), 템플리트 발생기(140), 적분기(150) 및 아날로그-디지털 변환기(160)를 포함한다. 이 중 본 발명은 곱셈기(130), 템플리트 발생기(140) 및 적분기(150)를 포함하는 상관기에 관한 것이다.
도 2는 종래기술로서 RF 혼합기(RF mixer)를 이용한 임펄스 상관기를 표현한 도면이다. 도 2에 표현된 임펄스 상관기는 RF 혼합기(RF mixer)(200), 적분기(150), 템플리트 발생기(140), 적분기(150) 및 아날로그-디지털 변환기(160)를 포함한다. 도 2를 통해 종래기술로서 RF 혼합기에 해당하는 임펄스 상관기의 작동원리를 살펴보면, 먼저 입력신호(210)가 들어오면, 템플리트 발생기(140)는 입력신호(210)와 같은 형태의 템플리트 신호(220)를 발생시키며, 입력신호(210)와 템플리트 신호(220)의 동기를 맞추어 RF 혼합기(200)에서 곱한 다음 적분기(150)에서 적분한 후 아날로그-디지털 변환기(160)를 거쳐 샘플링이 이루어지게 된다.
그러나 이러한 방식에 의할 경우에는 광대역 혼합기의 구현이 어렵게 되며, 캐널(Canal) 환경 변화에 따라 입력신호(210)와 동기를 맞출 수 있는 템플리트 발생기(140)의 구현이 어렵게 될 뿐아니라, 또한 소비전력이 커진다는 문제점이 있다.
도 3은 종래기술로서 디지털 지연회로를 이용한 상관기를 표현한 도면이다. 도 3에 표현된 디지털 지연회로를 이용한 상관기에서는 A/D 변환된 신호(300)가 입력되고, 이를 디지털 영역에서 처리하므로 다양한 형태의 수신신호에 적용이 가능하다. 그러나, 짧은 펄스의 경우에는 고속의 아날로그-디지털 변환기(160)가 필요하나, 현존하는 아날로그-디지털 변환기(160)를 이용하여 초고속 데이터 통신환경에서의 신호를 처리하는 것은 불가능하다.
따라서, 본 발명의 목적은, 초고속 데이터 통신용 아날로그 상관기을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기는, 입력신호가 인가되며 신호 지연 회로로 사용되는 단일의 전송선, 상기 전송선에 일정간격을 두며 병렬로 연결되어 각각 소정 크기의 전압이 인가되는 복수개의 아날로그 곱셈기 및 상기 복수의 아날로그 곱셈기로부터 출력되는 신호를 합산하여 출력신호로 전송하는 덧셈기를 포함한다. 바람직하게는, 전술한 전송선은 집중소자로서 구현되는 것을 특징으로 한다. 또한, 전술한 집중소자는 커패시터와 인덕터를 포함하는 것을 특징으로 한다.
또한, 전술한 커패시터는 신호 지연 정도를 조정할 수 있도록 가변 커패시터인 것을 특징으로 한다. 또한, 전술한 인덕터는 가변 저항으로 이용될 수 있는 코일인 것을 특징으로 한다. 또한, 전술한 복수개의 아날로그 곱셈기에는 각각 인가전압장치가 연결된 것을 특징으로 한다. 또한, 전술한 인가전압장치는 설정된 전압을 변경할 수 있는 것을 특징으로 한다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 4는 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 구성 및 작동원리를 표현한 도면이다. 도 4에 표현된 바와 같이, 초고속 데이터 통신용 아날로그 상관기는 곱셈기(130), 전송선(400), 전압인가장치(410) 및 덧셈기(420)을 포 함한다. 그리고 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기에는 통신 환경에 따른 일정 신호(430)가 인가된다. 도 4를 통해 본 발명에 따른 초고속 데이터 통신용 초고속 데이터 통신용 아날로그 상관기의 구성 및 작동원리를 설명하기로 한다. 신호지연회로로 사용되는 단일의 전송선(400)에는 신호(430)가 인가되고, 전술한 전송선(400)에는 복수의 곱셈기(130)가 병렬로 연결되어 있다.
전술한 복수의 곱셈기(130)에는 각각 전압인가장치들(410-1,410-2,410-3, ...,410-n)가 연결되어 있으며, 각각의 전압인가장치들(410-1,410-2,410-3,..., 410-n)에는 각각 VC_1,VC_2,VC_3,...,VC_n의 인가전압이 설정된다. 여기서 인가전압은 통신환경에 따라 적절히 조정될 수 있다. 입력신호(460)가 입력단자(460)를 통해 인가되면, 전송선(400)의 제 1부분(400-1)에서는 t1(440-1)만큼의 시간지연이 있게 되고, 전송선(400)의 제 1부분(400-1)에 병렬연결된 곱셈기(130)에는 전압인가장치(410-n)으로부터 전압 VC_n 이 인가된다.
또한, 전송선(400)의 제 2부분(400-2)에서는 t2(440-2)만큼의 시간지연이 있게 되고, 전송선(400)의 제 2부분(400-2)에 병렬연결된 곱셈기(130)에는 전압인가장치(410-n-1)로부터 전압 VC_n-1이 인가된다. 이러한 방식의 작동은 입력신호(460)가 전송선(400)을 통해 진행됨에 따라, 순차적으로 이루어진다. 마지막으로, 전송선(400)의 제 n부분(400-n)에서는 tn(440-n)만큼의 시간지연이 있게 되고, 전송선(400)의 제 n부분(400-n)에 병렬연결된 곱셈기(130)에는 전압인가장치(410-1)로부 터 전압 VC_1이 인가된다. 결국, 전술한 복수의 곱셈기(130)들로부터의 신호들은 덧셈기(420)에서 가산되어 상관기 출력신호(450)를 이루게 된다.
도 5는 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 시뮬레이션 결과를 나타낸 도면이다. 전술한 시뮬레이션 결과는 전송선(400)내에서의 시간에 따른 신호의 모양을 도 4에 표현된 전송선(400)내에서의 각 노드(470-1,470-1,470-2,470-3,...,470-14)에서 측정하여 도시한 것이다. 각 위치별 전압은 V1(500-1),V2(500-2),V3(500-3),...,V14(500-14)로서 표현되어 있다. 시뮬레이션에서 사용된 전송선(400)의 특성은 균질하므로, 전송선의 각 부분(400-1,400-2,400-3,...,400-14)에서의 신호지연효과는 동일하게 나타난다. 따라서 도 5상의 각 위치별 신호 파형은 일정한 시간적 간격을 두고 지연되고 있음을 알 수 있다. 한편, 전술한 각 신호의 합은 VSUM (510)으로 표현되어 있다.
도 6은 본 발명에 따른 초고속 데이터 통신용 아날로그 상관기의 또 다른 구현방법을 나타낸 도면이다. 도 6에서는 도 4에서의 전송선(400)의 각 부분들(400-1,400-2,400-3,...400-n)이 가변 커패시터(600)와 인덕터(650)를 포함한 집중소자회로(670)들로 구현되었다. 여기서 가변 커패시터(600)의 크기를 조정함으로서, 전송선(400)의 각 부분들(400-1,400-2,400-3,...400-n)에서의 지연시간을 조정할 수 있다.
도 7a, 도 7b 및 도 7c는 가변 커패시터의 변화에 따른 전송선의 각 부분에서의 신호지연 효과를 나타낸 도면이다. 전술한 그래프들은 시간의 경과에 따른 신 호의 진행특성을 나타내고 있다. 이하의 수학식 2은 전송선의 각 부분을 대체하는 전술한 집중소자회로(670)의 특성 임피던스값을 나타내는 식이다.
[수학식 1]
Figure 112005009316929-pat00001
여기서 L은 인턴턴스 값이고, C는 커패시턴스 값이다. X는 특성 임피던스 값으로서 도 7a, 도 7b 및 도 7c에 표현된 그래프를 구하기 위한 실험에서는 50옴(ohm)으로 설정하였다. 이하의 수학식 2는 전술한 실험에서 설정한 C와 L값을 기술한 것이다.
[수학식 2]
Figure 112005009316929-pat00002
즉, C는 1과 a의 곱으로 표현되며, L은 2.5와 a의 곱으로 표현된다. 여기서 a는 비례상수로서 C와 L를 일정한 비율로 조정하는 역할을 한다. 커패시턴스(C)의 단위는 [pF]이고, 인턴턴스(L)의 단위는 [mH]이다.
도 7a는 비례상수 a를 1로 한 경우에 도 4에 표현된 각 노드(470-1,470-1,470-2,470-3,...,470-14)에서의 시간에 따른 각각의 신호의 진행특성(700-1,700-1,700-1,700-2,700-3,...,700-14)을 나타내고 있다. 한편, 도 7b는 비례상수 a를 2로 한 경우에 도 4에 표현된 각 노드(470-1,470-1,470-2,470-3,...,470-14)에서의 시간에 따른 신호의 진행특성을 나타내고 있다. 한편, 도 7a는 비례상수 a를 1로 한 경우에 도 4에 표현된 각 노드(470-1,470-1,470-2,470-3,...,470-14)에서의 시간에 따른 신호의 진행특성을 나타내고 있다.
도 7a, 도 7b 및 도 7c에 표현된 그래프를 비교해보면 도 7a에서의 각 노드(470-1,470-1,470-2,470-3,...,470-14)별 시간지연은 0.07 nsec이고, 도 7b에서의 각 노드(470-1,470-1,470-2,470-3,...,470-14)별 시간지연은 0.1 nsec이고, 도 7c에서의 각 노드(470-1,470-1,470-2,470-3,...,470-14)별 시간지연은 0.17 nsec임을 알 수 있다. 따라서, 본 발명에 의하면 가변 커패시터(600)의 크기의 조정을 통해 전송선(400)상의 각 노드(470-1,470-1,470-2,470-3,...,470-14)에서의 개별적 시간지연이 가능하게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 초고속 데이터 통신을 가능하게 하는 아날로그 상관기를 구현할 수 있게 된다. 아울러, 본 발명에 따르면 가변 커패시터의 크기를 조정함으로서, 전송선의 각 부분들에서의 지연시간을 조정할 수 있게 되고, 그 결과 전송선의 길이를 조절하는 효과를 얻을 수 있게 된다. 그 결과 인가전압장치의 전압의 조정에 의해서, 초고속 통신환경의 변화에 따라 적응적으로 활용가능한 상관기를 구현할 수 있게 된다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

Claims (7)

  1. 입력신호가 인가되며 신호 지연 회로로 사용되는 단일의 전송선;
    상기 전송선에 일정간격을 두며 병렬로 연결되어 각각 소정 크기의 전압이 인가되는 복수개의 아날로그 곱셈기; 및
    상기 복수의 아날로그 곱셈기로부터 출력되는 신호를 합산하여 출력신호로 전송하는 덧셈기;를 포함하는 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
  2. 제 1항에 있어서,
    상기 전송선은 집중소자로서 구현되는 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
  3. 제 2항에 있어서,
    상기 집중소자는 커패시터와 인덕터를 포함하는 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
  4. 제 3항에 있어서,
    상기 커패시터는 신호 지연 정도를 조정할 수 있도록 가변 커패시터인 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
  5. 제 3항에 있어서,
    상기 인덕터는 가변 저항으로 이용될 수 있는 코일인 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기
  6. 제 1항에 있어서,
    상기 복수개의 아날로그 곱셈기에는 각각 인가전압장치가 연결된 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
  7. 제 6항에 있어서,
    상기 인가전압장치는 설정된 전압을 변경할 수 있는 것을 특징으로 하는 초고속 데이터 통신용 아날로그 상관기.
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