JP4946939B2

JP4946939B2 - 相関器及び超広帯域無線受信装置

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Publication number: JP4946939B2
Application number: JP2008083249A
Authority: JP
Inventors: 聡石井; 泰孝小池; 隆二河野
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 2008-03-27
Filing date: 2008-03-27
Publication date: 2012-06-06
Anticipated expiration: 2028-03-27
Also published as: US20090245332A1; JP2009239627A

Description

本発明は、相関器及びこれを用いる超広帯域無線受信装置に関する。

近年、使用できる電波の周波数資源が減少しており、新たな無線通信システムを導入する際に、既存の無線周波数システムが使用していない周波数を割り当てることが極めて困難な状況になっている。そこで、このような技術分野において周波数資源を有効に利用する無線技術として超広帯域無線伝送方式（Ultra Wide band伝送方式：UWB方式と呼ばれている）が注目を集めている。そして、従来のUWB方式の一方式としてDS（直接拡散）方式が提案されている。この方式では、デジタル信号にPN（Pseudo random Noise）系列と呼ばれる波形を乗積して、拡散変調をおこなって電波として送信して、受信装置では、相関器（逆拡散器とも称する）を用いて復調をするものである（例えば、非特許文献１を参照）。

ここで、相関器の回路構成としては、回路分野では広く知られた、複数個のシフトレジスタからなる有限インパルスフィルタ（FIRフィルタ： Finite Impulse Response Filter）のタップ係数が、＋１と−１との2値しかないデジタルフィルタとして構成されている。一方、入力される信号がアナログ信号であるアナログ方式の場合には、このシフトレジスタの替わりの遅延手段としてSAW(Surface Acoustic Wave Filter)フィルタ（例えば、特許文献１を参照）などのアナログ遅延素子が用いられる。

上述したように、超広帯域無線伝送方式の一形態であるスペクトル拡散方式における相関器を実現するために一般的には、デジタル方式の場合にはデジタルFIRフィルタ、また、アナログ方式の場合にはSAWフィルタが多用されているが、デジタルFIRフィルタは比較的に低速なる処理に適しており、SAWフィルタは、より処理速度が速い処理に適している。例えば、SAWフィルタは送信スペクトルの最大帯域が50MHz程度の従来普及しているスペクトル拡散方式の信号を処理する場合に最適であり、このことが広くSAWフィルタが用いられる理由となっている。
特開平８−３２１７４１号公報山内雪路著、「スペクトラム拡散通信」、東京電機大学出版局、１９９４年１１月２０日第１版１刷発行

しかしながら近年は、より高度化した超広帯域無線伝送方式が要求される傾向があり、その一つとして、帯域をより広帯域化する要求がある。ここで、日本国の電波法の技術基準で規定する送信スペクトル全体の最大帯域が500MHzであることから、この帯域まで拡散すると、DS方式のチップレートは500Mcps (chip per sec)までが実現ができる。しかしながら、従来のSAWフィルタを用いた相関器では、このような高いチップレートを実現することができず、高々、チップレートとしては50〜100Mcpsが技術的に限界である。

そこで、本発明は係る課題を解決して、従来は実現が困難であった範囲の高いチップレートを有する超広帯域無線伝送方式に適用できる比較的低価格な相関器を実現するための技術を提供するものである。

本発明の相関器は、従列接続された複数の遅延素子からの複数の出力信号の各々に＋１、または、−１の所定係数を掛けた後に加算するようにして構成される相関器であって、前記遅延素子は、遅延線と増幅器とを有し、前記遅延線は、インダクタとコンデンサとを有する低域フィルタを遅延線要素として、前記遅延線要素を複数個従列接続して形成され、前記増幅器は、該増幅器の入力側に前記複数個従列接続された遅延線要素の最終段の出力側を接続して該遅延線とのインピーダンスの整合を図り、該増幅器の出力側に後段の回路を接続して前記後段の回路とのインピーダンスの整合を図るとともに、前記遅延線の損失を補償して該遅延素子の出力電圧の大きさと該遅延素子の入力電圧の大きさとを等しくするようにした。

本発明の相関器では、従列接続された複数の遅延素子を有して形成されている。ここで、各々の遅延素子は、遅延線と増幅器とから構成されている。遅延線は、インダクタとコンデンサとを有する低域フィルタを遅延線要素として、これを複数個従列接続して、周波数の変化に対して一定な振幅特性と遅延特性とを有するようにしている。また、増幅器の入力側に従列接続された複数の遅延線要素の最終段に位置する遅延線要素の出力側に接続されて遅延素子とのインピーダンスの整合を図っている。また、増幅器の出力側に後段の回路を接続して後段回路とのインピーダンスの整合を図っている。さらに、増幅器は、遅延線の損失を補償して遅延素子の出力電圧の大きさと遅延素子の入力電圧の大きさとを等しくする。ここで、後段に接続される回路とは、次段にさらに遅延素子を接続する場合には、遅延素子及び所定係数を掛けるための回路であり、所定係数を掛けるための回路のみを接続する場合には所定係数を掛けるための回路である。このようにして、所定係数を＋１、−１とする相関器が構成できる。

本発明の超広帯域無線受信装置は、相関器によって逆拡散の処理をおこなう超広帯域無線受信装置であって、前記相関器は、従列接続された複数の遅延素子からの複数の出力信号の各々に＋１、または、−１の所定係数を掛けた後に加算するようにして構成され、前記遅延素子は、遅延線と増幅器とを有し、前記遅延線は、インダクタとコンデンサとを有する低域フィルタを遅延線要素として、前記遅延線要素を複数個従列接続して形成され、前記増幅器は、該増幅器の入力側に前記複数個従列接続された遅延線要素の最終段の出力側を接続して該遅延線とのインピーダンスの整合を図り、該増幅器の出力側に後段の回路を接続して前記後段の回路とのインピーダンスの整合を図るとともに、前記遅延線の損失を補償して該遅延素子の出力電圧の大きさと該遅延素子の入力電圧の大きさとを等しくするようにした。

本発明の超広帯域無線受信装置では、相関器を用いる。この相関器は、複数の遅延素子を有して形成されている。ここで、各々の遅延素子は、遅延線と増幅器とから構成されている。遅延線は、インダクタとコンデンサとを有する低域フィルタを遅延線要素として、これを複数個従列接続して、周波数の変化に対して一定な振幅特性と遅延特性とを有するようにしている。また、従列接続された複数の遅延線要素の最終段に位置する遅延線要素の出力側に増幅器の入力側を接続して、遅延素子の終端インピーダンスを所定の値とするようにしてインピーダンスの整合を図っている。また、増幅器の出力側に後段の回路を接続して後段回路とのインピーダンスの整合を図っている。さらに、増幅器は、遅延線の損失を補償して遅延素子の出力電圧の大きさと遅延素子の入力電圧の大きさとを等しくする。ここで、後段に接続される回路とは、次段にさらに遅延素子を接続する場合には、遅延素子及び所定係数を掛けるための回路であり、所定係数を掛けるための回路のみを接続する場合には所定係数を掛けるための回路である。このようにして、所定係数を＋１、−１とする相関器が構成できる。そして、このような相関器によって超広帯域無線受信装置の拡散周波数の範囲を拡大できる。

本発明の相関器によれば、インダクタとコンデンサと増幅器とを主要構成部として、高いチップレートにおける動作を可能としながらも、低価格な相関器を提供することができる。また、このような、相関器を用いる超広帯域無線受信装置では、容易に拡散周波数の範囲を拡大できる。

以下に図面を引用して実施形態の超広帯域無線受信装置について説明をする。

「超広帯域無線伝送方式の原理」
まず、図１を参照して超広帯域無線伝送方式の原理について簡単に説明する。図１に示す超広帯域無線伝送方式は、DS方式（Direct Spread 方式）と称されるスペクトル拡散方式の概念図を示すものであり、中央部の縦方向の破線の左部は送信側、すなわち、超広帯域無線送信装置（以下、送信装置と省略する）の側における基本的な処理を示すものである。また、図１の中央部の破線の右部は受信側、すなわち、超広帯域無線受信装置（以下、受信装置と省略する）の側における基本的な処理を示すものである。

１次変調、例えば、PSK変調（Phase Shift Keying 変調）を受けたデジタル信号a(t)は、PN系列C(t)を乗積され、拡散変調が施され、送信信号x(t)として、例えば、空間に放射される。ここで、PN系列は、±１のレベルの値を所定ルールで変化させる矩形波の集まりである。このようにして、放射された送信信号x(t)は、受信装置において、PN系列C(t)を乗積され、逆拡散信号y(t)が得られる。このy(t)を得るための処理は逆拡散処理と称され、これを実現する構成部が逆拡散フィルタ（または相関器）である。そして、この逆拡散信号y(t)はバンドパスフィルタ（BPF）を通過され、図示しない検波器によって、バンドパスフィルタからの出力を閾値判別して、0と１との組み合わせからなる再生されたデジタル信号が得られる。ここで、送信側と受信側のPN系列は、両方ともPN系列C(t)であるので、C (t)* C (t)=1（ただし、＊はたたみ込み）より、再生されたデジタル信号はデジタル信号a(t)と等しいものとなる。すなわち、送信信号x(t)を受信して、受信装置においてデジタル信号a(t)の復調が可能となるのである。

「逆拡散フィルタ（マッチドフィルタ）について」
図２は、上述したDS方式に採用される逆拡散フィルタのブロック図である。逆拡散フィルタ１０は、遅延素子（ディレイライン）１１、タップ係数K₁（１番目のタップ係数）〜タップ係数K_n（ｎ番目のタップ係数）を有する掛算器及び加算器（Sum up）を有している。ここで、Z^-1は、遅延素子１１を示し、タップ係数K₁〜タップ係数K_n（三角形の中の＋、−の符号）は、送信側のPN系列に対応しており、＋は＋１、−は−１の係数を各々示すものである。なお、この逆拡散フィルタ１０は、雑音の中から信号を検出する最適フィルタと考えることもでき、このような機能を有する最適フィルタを通信理論の分野では一般的にマッチドフィルタと称している。さらに、このマッチドフィルタは、超広帯域無線伝送方式においては、送信信号x(t)とPN系列C(t)との相関を検出する機能を有するので相関器とも称される。なお、図２に示す逆拡散フィルタ１０では、タップ係数の数ｎよりも遅延素子の数が一つ少なく設定されているので、最後の遅延素子の順番はｎ−１番目である。

ここで現実問題として、このような逆拡散フィルタ１０を実現するに際して難易度が高いものが、図２において符号Z^-1で示される遅延素子１１である。比較的に拡散帯域が狭い場合には、この逆拡散フィルタをデジタル信号処理で処理することが一つの主流ではあるが、500Mcpsの高速でデジタル処理をさせる場合には、ナイキスト定理を考えるとクロック速度は1GHz以上としなければならず、サンプリングの処理が難しくなり、現実にはこの速度を取り扱える電子部品の入手には大きな困難が伴う。また、SAW(Surface Acoustic Wave) 技術、例えば、SAWフィルタを使ったものもあるが、上述したように、同様にチップレート500Mcpsに迫る高速処理は困難である。また、SAWフィルタでは一般的な電子回路技術としての応用のフレキシビリティが少ない点も問題となる。

「実施形態の遅延素子の構成原理について」
図３は、実施形態の原理を説明するための遅延素子を示す図であり、チップレート500Mcps程度の高速で動作を可能とする遅延素子１２を示すものである。この遅延素子１２は、インダクタL₁とコンデンサC₁とから形成され、低域フィルタを構成するように接続されている。抵抗R₁と抵抗R₂とは終端抵抗である。

図４は、図３に示す遅延素子１２の振幅と位相との周波数に対する伝達特性（e_o/e_i）を表すグラフ（ボード線図）である。ここで、遅延素子１２の入力電圧を電圧e_iで表し、出力電圧を電圧e_oで表している。実線は振幅（｜e_o/e_i｜）を表し、破線は位相（∠e_o/e_i）を表すものである。このグラフから明らかなように、この遅延素子１２の振幅特性については、100MHzと500MHzとで、ほぼ変化が無い。一方、500MHzにおける位相の遅れは40°程度であり、遅延量は、40/360×2（nsec)から求められ、略0.22nsec(ナノ秒)となっている。

ここで、図３では、入力側は100Ωで終端されており、出力側も100Ωで終端されているが、これは、インダクタL₁とコンデンサC₁とで決定される特性インピーダンスZ_Oの値と等しい値である。すなわち、インダクタL₁のインダクタンスの値をL、コンデンサC₁のキャパシタンスの値をCとする場合における特性インピーダンスZ_Oは、数１で表され、このときの特性インピーダンスZ_Oの値は略100Ωとなる。

上述した数１によって特性インピーダンスZ_Oの値は定まるので、インダクタL₁のインダクタンスの値であるL、コンデンサC₁のキャパシタンスの値であるCの比を等しくする組み合わせでは、特性インピーダンスZ_Oの値は等しくなる。

ここで、チップレート500Mcps程度に対応する逆拡散フィルタでは、図２で示す逆拡散フィルタ１０の符号Z^-1で示される遅延素子１１の各々の遅延時間としては、例えば、2nsec程度が要求される。上述した図３に示す１個のインダクタL₁と１個のコンデンサC₁のみからなる遅延素子１２では、0.22nsec程度の遅延時間は得られても、一定の振幅特性を有しながら2nsecの遅延時間を得ることは困難である。この目的に適した、振幅特性が500MHz程度まで略一定である遅延素子をどの様にして実現するかについて以下に説明をする。特性インピーダンスが等しいフィルタを複数個従列接続して新たなフィルタを得るフィルタ設計法は最も古典的なフィルタ設計理論として知られている。図５は、実施形態の遅延素子の構成原理を説明するための別の遅延素子を示す図であり、このフィルタ設計理論を応用した遅延素子１３を示すものである。この遅延素子１３は、図３に示す遅延素子１２を遅延線要素として複数個縦列接続したものである。すなわち、インダクタL₁とコンデンサC₁からなる遅延線要素と、他の遅延線要素（例えば、インダクタL₂とコンデンサC₂からなる遅延線要素）とは等しい特性インピーダンスを有しており、各々の遅延線要素を従列接続して遅延素子１３を形成している。つまり、遅延素子１３は、同一の特性インピーダンスを有する低域フィルタによって形成される遅延線要素を複数個従列接続して構成されている。

ここで、遅延素子１２の1個当たりの遅延量Deは数２で表されるので、このときの遅延素子１３の全体の遅延量Daは、数２で表される遅延量に従列接続された段数である段数nをかけて、数３で表される。この場合には、全体の遅延量Daは略1.9 nsec（ナノ秒）となる。

図６は、図５に示す遅延素子１３の特性を示すものである。図６の実線は振幅特性（｜e_o/e_i｜）を示し、図６の破線は遅延特性を示し、遅延時間（τ=ψ（ω）/ω）を表すものである。ここで、｜e_o/e_i｜は振幅の比を表し、ψは位相量、ωは角周波数を表すものである。図６に示す遅延特性から明らかなように、遅延時間は略1.9 nsecとなっており、数３の結果と一致している。また、周波数500MHzの範囲内における遅延時間のリップル値は最大で0.175 nsecであり、周波数500MHzの範囲内における振幅のリップル値は最大で0.38 dBである。このようにして、複数個の遅延線要素を従列接続することによって、所望の遅延量Daを得ながら、周波数に対する遅延時間特性及び振幅特性を一定とする遅延素子を実現することができる。すなわち、図２において符号Z^-1で示される遅延素子１１を図５に示す遅延素子１３を用いることによって実現する可能性があることを示している。この場合には、抵抗R₁と抵抗R₂に替えて遅延素子１３が接続され、図２に示す遅延素子１１の縦列接続は、遅延素子１３の縦列接続に置き換えられることとなる。

ここまでの説明では、遅延素子１３は、インダクタンス成分とキャパシタンス成分のみを有する無損失回路であるとして説明をしてきたが、現実には、遅延素子を構成するインダクタLとコンデンサCとが無損失素子ではないので、｜e_o/e_i｜で表す振幅特性は、１以下に低下をしてしまうこととなる。それに加えて、図５に示す１区間を複数段接続して、その各々の接続点からタップをそれぞれ取り出さなくてはならないので、それらの回路を接続する場合のインピーダンスマッチングの問題も生じる。以下に示す実施形態の遅延素子は、上述した２つの問題を解決するものである。どのようにしてこれらの問題を解決するかについては、詳細に後述する。

「実施形態の遅延素子について」
図７は、実施形態の遅延素子である遅延素子１１_Aを示すものである。この遅延素子１１_Aは図２に示す遅延素子１１に対応するものである。遅延素子１１_Aは、遅延線２２_Aと増幅器２３_Aとを組み合わせて形成されている。遅延素子１１_Aでは、遅延線２２_Aとして示す、遅延素子１３（図５を参照）と同様な部分は、寄生抵抗を有するインダクタとコンデンサによって形成される低域フィルタを遅延線要素として、これらを複数個従列接続して構成されている。

現実のインダクタは、インダクタンス成分を有するのみならず巻線の抵抗成分、交流損失成分を有しており、これらは、インダクタンスに直列に接続される抵抗として表される。例えば、図７に示す遅延線２２_AではインダクタL₁は18nH（ナノヘンリー）のインダクタンスに抵抗r_Lが直列に接続されている。また、コンデンサについては、キャパシタンスのみならず、誘電体損が生じ、これらは、キャパシタンスに並列に接続される抵抗として表される。例えば、図７に示す遅延線２２_AではコンデンサC₁は2PF（ピコファラッド）のキャパシタンスに抵抗r_Cが並列に接続されている。抵抗r_Lの抵抗値は終端抵抗R₁に較べると小さなものであり、抵抗r_Cの抵抗値は終端抵抗R₁に較べると大きなものであるので、これらが特性に与える影響は極端に大きなものではないが、これらによって、上述したように、｜e_o/e_i｜の値が１以下となってしまい、所望の特性が得られないようになってしまう。

次に、インピーダンスマッチングの問題についてより詳しく説明をする。逆拡散フィルタを構成するに際しては、図２に示すように各々の遅延素子からの出力信号に＋１、−１の所定係数（タップ係数）を掛けるための回路を各々の遅延素子に接続するのでインピーダンスマッチングの問題が生じてしまう。このタップ係数を掛けるための回路のインピーダンスが、無限大ではなく特性インピーダンスZ_Oに対して無視できない大きさである場合には、遅延線要素を等しいインピーダンスで縦列接続するという条件が満たせなくなって、所望の特性が得られない場合もある。この問題は、遅延線要素が寄生抵抗を有するインダクタとコンデンサとによって形成される場合のみならず、遅延線要素が寄生抵抗を有さない理想インダクタと理想コンデンサとによって形成される場合においても生じるものである。

上述した２つの問題を解決するために、図７に示す遅延素子１１_Aでは、複数個従列接続された遅延線要素の、最終段の遅延線要素（インダクタL₁₀、コンデンサC₁₀）の出力側（インダクタL₁₀とコンデンサC₁₀との接続点）を増幅器２３_Aの入力側に接続して、増幅器２３_Aの出力側である遅延素子１１_Aの出力側T_P2(n)に後段の回路を接続する構成としている。この遅延素子１１_Aを複数個縦列接続して逆拡散フィルタ（相関器）が構成される。ここで、遅延素子１１_Aの出力側T_P2(n)、遅延素子１１_Aの入力側T_P1(n)の表記において、(n)の部分は逆拡散フィルタ（相関器）を構成する遅延素子１１_Aがｎ番目に配置されるものであることを表している。また、遅延素子１１_Aの入力側T_P1(n)の電圧を電圧e_iで表し、遅延素子１１_Aの出力側T_P2(n)の電圧を電圧e_oで表している。

図２に示す逆拡散フィルタ１０と同様に、遅延素子１１_Aは複数個縦列接続されて逆拡散フィルタを構成するようにして用いられるが、信号x(t)が入力される最初（１番目）の遅延素子１１_Aの入力側が入力側T_P1(１)である。そして、１番目の遅延素子１１_Aの出力側である出力側T_P2(１)は、次の段（２番目）の遅延素子１１_Aの入力側である入力側T_P1(２)に接続されている。そして、２番目の遅延素子１１_Aの出力側である出力側T_P2(２)は、次の段（３番目）の遅延素子１１_Aの入力側である入力側T_P1(３)に接続されている。このようにして順次接続されて、Ｎ−１番目の遅延素子１１_Aの出力側である出力側T_P2(Ｎ−１)は最後（Ｎ番目）の遅延素子１１_Aの入力側T_P1(Ｎ)に接続されている。Ｎ番目の遅延素子１１_Aの出力側T_P2(Ｎ)には遅延素子１１_Aは接続されていない。また、１番目の遅延素子１１_Aの入力側T_P1(１)は特性インピーダンスと等しい値のインピーダンスで終端するようになされている。

このような遅延素子１１_Aを用いる逆拡散フィルタにおいて、まず、インピーダンスの整合の問題について説明をする。このような遅延素子１１_Aでは、遅延線２２_Aの出力側を特性インピーダンスで終端する必要があるが、この場合に増幅器２３_Aの入力側で終端して、増幅器２３_Aの入力側のインピーダンスの値を遅延線２２_Aの特性インピーダンスの値と等しくなるようにしてインピーダンスの整合を図っている。このようにして、遅延線２２_Aの出力側を特性インピーダンスで終端することによって、遅延素子１１_Aを所望の特性の伝送路として機能させるようにできるとともに、遅延素子１１_Aの入力インピーダンスの値を特性インピーダンスと等しくすることができる。

また、１番目の遅延素子１１_Aの出力側T_P2(１)〜Ｎ番目の遅延素子１１_Aの出力側T_P2(Ｎ)の各々に後段の回路を接続して後段の回路とのインピーダンスの整合を図っている。ここで、遅延素子１１_Aの出力側T_P2(ｎ)に遅延素子１１_Aの入力側T_P1(ｎ＋１)を接続する場合には、後段に接続される回路とは、次段（ｎ＋１番目）の遅延素子１１_Aの入力側T_P1(ｎ＋１)及び所定係数を掛けるための回路であり、遅延素子１１_Aの出力側T_P2(ｎ)に所定係数を掛けるための回路のみを接続する場合には、後段に接続される回路とは、所定係数を掛けるための回路である。また、後段の回路とのインピーダンスの整合を図るとは、遅延素子１１_Aの出力側T_P2(ｎ)の出力インピーダンス及び所定係数を掛けるための回路のインピーダンスによって定まる遅延素子１１_Aの入力側T_P1(ｎ＋１)を終端するインピーダンスの値を、遅延素子１１_Aの特性インピーダンスの値と等しくし、出力側T_P2(ｎ)の出力インピーダンス及び入力側T_P1(ｎ＋１)の入力インピーダンス（遅延線２２_Aの特性インピーダンス）の値とによって定まる所定係数を掛けるための回路の入力側を終端するインピーダンスの値を、予め定める所定の値とするものである。

どのようにして、増幅器２３_Aの入力側のインピーダンスの値を遅延素子１１_Aの特性インピーダンスの値と等しくするかについて具体的に説明をする。増幅器２３_Aの入力側のインピーダンスは、抵抗R₅、抵抗R₆、トランジスタQ₁の入力インピーダンスで定められるので、抵抗R₅、抵抗R₆を調整して、増幅器２３_Aの入力側のインピーダンスの値を、数１で表される遅延線２２_Aの特性インピーダンスZ_O (この場合には100Ω)と等しくしている。これによって、振幅特性を平坦として、周波数に依存しない遅延時間を得るようにしている。また、遅延素子１１_Aの出力側のインピーダンスは、抵抗R₄の抵抗値によって主として定められるので、抵抗R₄を調整して遅延素子１１_Aの出力側のインピーダンスを定めている。このときの出力側のインピーダンスは、上述したようにして定めるが、Ｎ番目の遅延素子１１_Aのように、後段の回路が所定係数を掛けるための回路のみである場合には、抵抗R₄に並列に、遅延線２２_Aの特性インピーダンスZ_O (この場合には100Ω)と等しいインピーダンスを接続している。

次に、遅延線の損失の補償について説明をする。損失の補償とは、遅延素子１１_Aの出力電圧の大きさと入力電圧の大きさとを等しくすること、つまり、遅延素子１１_Aの出力電圧と入力電圧との比である｜e_o/e_i｜の値を１とすることをいうものである。図７を参照して具体的に説明をする。図７に示す１区間の遅延素子１１_Aでは信号の振幅低下を改善するための増幅器２３_Aとしてベース接地増幅回路を用いて増幅作用を発揮させ振幅の低下を補償している。抵抗R₁₂と抵抗R₃とは、ベースバイアス設定用の抵抗であり、コンデンサC₁₂はデカップリングコンデンサ、コンデンサC₁₁はカップリングコンデンサである。また、上述してように、抵抗R₅と抵抗R₆とは、遅延線２２_Aの終端インピーダンスを変化させるように機能し、抵抗R₄は増幅器２３_Aの出力インピーダンス、すなわち、遅延素子１１_Aの出力インピーダンスを変化させるように機能するが、さらに、抵抗R₅と抵抗R₆と抵抗R₄との抵抗値を適宜に選択し、逆相関フィルタとして動作するように縦列接続された状態における遅延素子１１_Aの｜e_o/e_i｜=1として、寄生抵抗によって損失を受けた信号の振幅低下を改善することができる。

図８は、図７に示す１区間（１段）の遅延素子１１_Aの単体の特性、すなわち、縦列接続をすることがない場合の１段の特性を示すものである。図８の実線は振幅特性（｜e_o/e_i｜）を示し、図８の破線は遅延特性を示す。図８に示すように、この例では振幅（Magnitude）は8dBと大きな値となっている。図７に示す回路を１区間の遅延素子として、従列接続する場合には、次段に接続する遅延素子１１_Aの入力インピーダンス及び所定係数を掛けるための回路の入力インピーダンスによって、後段回路を接続した状態での振幅（Magnitude）は0dBとなる。

図９は、増幅器２３_Bとして、エミッタ接地増幅回路を用いた別の１区間の遅延素子１１_Bの回路図である。遅延素子１１_Bは、遅延線２２_Bと増幅器２３_Bとを組み合わせて形成されている。ここで、遅延線２２_Bは遅延線２２_Aと同様の構成を有している。この遅延素子１１_Bは図２に示す遅延素子１１に対応するものである。図９に示すエミッタ接地増幅回路では、抵抗R₂₂と抵抗R₂₃との抵抗比の設定によってバイアス回路のバイアス電圧が設定されるとともに、抵抗R₂₂と抵抗R₂₃とを並列接続とみなす場合の抵抗値によって、遅延線２２_Bの終端抵抗のインピーダンスが主として定まるので、抵抗R₂₂と抵抗R₂₃との抵抗値を適宜に選択して、インピーダンスの整合が図られる。また、抵抗R₂₄は後段に接続される回路に対するインピーダンスを定めるように機能するので、抵抗R₂₄の抵抗値を適宜に選択して、出力側T_P2に接続される後段の回路とのインピーダンスの整合を図ることができる。また、増幅度は近似的には、（抵抗R₂₄の抵抗値／抵抗R₂₆の抵抗値）として設定できるので、抵抗R₂₄の抵抗値と抵抗R₂₆の抵抗値とを調整して各段での振幅の低下を補正して、遅延素子１１_Bを縦列接続する場合における、｜e_o/e_i｜の値を１（0dB）とすることができる。コンデンサC₂₁はカップリングコンデンサである。

図１０は、図９に示す遅延素子１１_Bの機能を等価回路で示すものである。遅延線はインダクタL₁〜インダクタL₁₀とコンデンサC₁〜コンデンサC₁₀とによって構成される部分を示し、符号Aを付した３角形部は遅延線における減衰を補正するエミッタ接地増幅回路の増幅度Aを有する部分の機能を示し、符号−１を付した３角形部はエミッタ接地増幅回路の反転増幅器の機能を示している。ここでAの値については、遅延線における振幅の減衰、後段回路を接続した状態での振幅の減衰を考慮して設定している。このようにして、縦列に接続した状態での遅延素子の１区間の、入力側T_P1の電圧振幅と出力側T_P2の電圧振幅とを等しくして、遅延素子１１_Bを１区間として複数段接続する場合においても、逆拡散フィルタのタップ係数は、＋１と−１とのみで形成することができるようにしている。

図１１は、エミッタ接地増幅回路を用いる遅延素子１１_Bの各区間における出力の入力に対する極性を示すものである。ここで、入力と出力との極性が異なる逆相の場合を−１、入力と出力との極性が異ならない同相の場合を＋１と表記した。上述したように、Aの値を適宜に調整して、遅延素子１１_Bの入力から出力までの利得を0dBに設定して、逆拡散フィルタのタップ係数を、＋１と−１とのみで形成することができるが、エミッタ接地増幅回路を用いために、１区間とびに、奇数段の出力の極性が反転している。符号Z^-1を付した各部は遅延素子１１_Bである。

図１２は、逆拡散フィルタのタップ係数をどのように定めるかを示す図である。PN符号に対応したタップ係数の本来の値は図面の左から順に＋１（１番目のタップ係数、図２ではK₁に対応）、−１（２番目の係数、図２ではK₂に対応）、＋１（３番目の係数、図２ではK₃に対応）、＋１（４番目の係数、図２ではK₄に対応）、・・・・−１（ｎ−２番目の係数、図２ではK_n-2に対応）、−１（ｎ−１番目の係数、図２ではK_n-1に対応）、＋１（ｎ番目の係数、図２ではK_nに対応）であったが、エミッタ接地増幅回路を用いる場合には、＋１、＋１、＋１、−１、・・・・＋１、−１、−１と変更されることとなる。すなわち、１番目、３番目、５番目・・・と、奇数番目の反転増幅器の出力信号に掛けられる偶数番目のタップ係数の正負の極性は反転されている。ここで、最後の遅延素子の番号は、最後のタップ係数の順番ｎよりも１つ番号が少なく、遅延素子の番号はｎ−１である。この場合では、遅延素子の番号ｎ−１は奇数番号である。

「その他の実施形態の遅延素子」
図１３は、また別の遅延素子である遅延素子１１_Cを示す図である。遅延素子１１_Cは、遅延線２２_Cと増幅器２３_Cとを組み合わせて形成されている。遅延線２２_Cでは、遅延線２２_AのインダクタL₁〜インダクタL₁₀、コンデンサC₁〜コンデンサC₁₀に変えて同軸ケーブルC_b1を用いている。この回路は図７で示す回路の変形例である。同軸ケーブルC_b1を用いる場合には、図７に示す集中定数回路で形成する遅延線２２_Cに較べて形状は大きくなるものの、遅延線２２_Cは集中定数回路を無限に従列接続したものと等価なものであるので、その周波数に対する振幅特性及び遅延特性は、平坦で極めて良好なものとなる。この場合において、同軸ケーブルの寸法（心線の太さ、絶縁層の厚さ、心線及び外周の導線の太さ）を変更することによって特性インピーダンスは適宜設定でき、複数の同軸ケーブルの並列接続によっても特性インピーダンスを適宜設定できる。遅延時間は同軸ケーブルの長さによって適宜設定できる。また、図９に示す回路においても同様に、インダクタL₁〜インダクタL₁₀、コンデンサC₁〜コンデンサC₁₀に変えて同軸ケーブルC_b1を用いることができる。

また、別の実施形態としては、極性が反転する遅延素子の１区間と極性が反転しない遅延素子の１区間との２種類の遅延素子を予め製造しておき、すべてのタップ係数が＋１となるように順に配列すれば、単純な抵抗加算が使用でき、タップ係数を掛けるための掛算器と加算器（Sum up）とが極めて容易に実現できることとなる。ここで、極性が反転する遅延素子の１区間（極性反転遅延素子）は上述したようにエミッタ接地増幅回路を用いて形成することができ、極性が反転しない遅延素子の１区間（極性非反転遅延素子）は、極性が反転する遅延素子の１区間にさらにエミッタ接地増幅回路を従列接続することによって容易に構成することができる。すなわち、極性非反転遅延素子（エミッタ接地増幅回路を用いた場合）は、図１０に示す等価回路で、３角形に−１を付した部分をさらに１段追加した場合と等価な回路となる。さらに、特性を吟味したベース接地増幅器によっても極性が反転しない遅延素子の１区間を構成することもできる。

すべてのタップ係数の値を＋１とする例を以下に説明する。タップ係数の本来の値は図面の左から順に＋１、−１、＋１、＋１、・・・・−１、−１、＋１である例においては、符号Z^-1で示される遅延素子として、順に、入力側から、（１番目の遅延素子は極性反転遅延素子）、（２番目の遅延素子は極性反転遅延素子）、（３番目の遅延素子は極性非反転遅延素子）、・・・前段（ｎ−３番目）の遅延素子に入力される信号の極性が１番目の遅延素子に入力される信号の極性と同相であれば、（ｎ−３番目の遅延素子は極性反転遅延素子）、（ｎ−２番目の遅延素子は極性非反転遅延素子）、（ｎ−１番目の遅延素子は極性反転遅延素子）と順に接続し、タップ係数は、すべて、＋１とすることができる。ここで、ｎ−１は最後に接続される遅延素子の番号である。

または、ｎ−３番目の遅延素子に入力される信号の極性が１番目の遅延素子に入力される信号の極性と逆相であれば、上述したｎ−３番目の遅延素子に入力される信号の極性が１番目の遅延素子に入力される信号の極性と同相である場合とは異ならせ、（ｎ−３番目の遅延素子は極性非反転遅延素子）、（ｎ−２番目の遅延素子は極性非反転遅延素子）、（ｎ−１番目の遅延素子は極性反転遅延素子）と順に接続し、タップ係数は、すべて、＋１とすることができる。なお、タップ係数を、すべて、−１とする場合においても同様の原理を用いて、極性反転遅延素子と極性非反転遅延素子とを順次接続することによってこれを実現することができる。

上述した、タップ係数を＋１、−１、のいずれか一つとするデジタルFIRフィルタは、超広帯域無線受信装置の逆拡散フィルタ（マッチドフィルタ）として用いることができるが、相関器として、超広帯域無線受信装置に用いる以外の他の用途にも用いることができる。なお、上述の実施形態の説明においては、現状の電波法に鑑み、チップレート500Mcpsに適用する場合について説明したが、より高いチップレートを用いる場合においても、実施形態で述べた技術を適用することもできる。この場合においては、同軸ケーブルを遅延線として用いる場合でも小型化が可能となり、同軸ケーブルを用いる利点が発揮される。いずれにしても、本実施形態の逆拡散フィルタは、従来の技術、例えば、デジタルFIRフィルタ、SAWフィルタでは実現できない、高いチップレートに適用できるものである。

また、逆にチップレートが低い場合においても、集中定数部品である複数のインダクタと複数のコンデンサとを遅延線として用い、遅延線における損失を補正する増幅器を組み合わせた構成を採用する場合には、インダクタのインダクタンス値、コンデンサのキャパシタンス値の各々を大きくすることによって、低いチップレートに対応でき、しかも、安価に逆拡散フィルタの実現ができる。

実施形態の超広帯域無線伝送方式ついて説明するための図である。実施形態のDS方式に採用される逆拡散フィルタのブロック図である。実施形態の原理を説明するための遅延素子を示す図である。図３に示す遅延素子の伝達特性を示す図である。実施形態の原理を説明するための遅延素子を示す図である。図５に示す遅延素子の特性を示す図である。実施形態の遅延素子を示す図である。図７に示す遅延素子の特性を示す図である。実施形態の別の遅延素子を示す図である。図９に示す遅延素子の機能を等価回路で示す図である。実施形態のエミッタ接地増幅回路を用いる遅延素子の各区間における出力の入力に対する極性を示す図である。実施形態の逆拡散フィルタのタップ係数をどのように定めるかを示す図である。実施形態のさらに別の遅延素子を示す図である。

符号の説明

１０逆拡散フィルタ（マッチドフィルタ、相関器）、１１、１１_A、１１_B、１１_C、１２、１３遅延素子、２２_A、２２_B、２２_C 遅延線、２３_A、２３_B、２３_C 増幅器、 C₁〜C₁₀ コンデンサ、 L₁〜L₁₀ インダクタ、 C_b1 同軸ケーブル

Claims

従列接続された複数の遅延素子からの複数の出力信号の各々に＋１、または、−１の所定係数を掛けた後に加算するようにして構成される相関器であって、
前記遅延素子は、遅延線と増幅器とを有し、
前記遅延線は、
インダクタとコンデンサとを有する低域フィルタを遅延線要素として、前記遅延線要素を複数個従列接続して形成され、
前記増幅器は、
該増幅器の入力側に前記複数個従列接続された遅延線要素の最終段の出力側を接続して該遅延線とのインピーダンスの整合を図り、該増幅器の出力側に後段の回路を接続して前記後段の回路とのインピーダンスの整合を図るとともに、前記遅延線の損失を補償して該遅延素子の出力電圧の大きさと該遅延素子の入力電圧の大きさとを等しくすることを特徴とする相関器。
前記増幅器は、
前記出力電圧と前記入力電圧との極性を反転させる極性反転増幅器であり、
前記従列接続された複数の遅延素子の並びの順番が奇数番目である場合には、前記奇数番目の出力信号に掛けられる前記所定係数の極性の正負が反転されることを特徴とする請求項１に記載の相関器。
相関器によって逆拡散の処理をおこなう超広帯域無線受信装置であって、
前記相関器は、
従列接続された複数の遅延素子からの複数の出力信号の各々に＋１、または、−１の所定係数を掛けた後に加算するようにして構成され、
前記遅延素子は、遅延線と増幅器とを有し、
前記遅延線は、
インダクタとコンデンサとを有する低域フィルタを遅延線要素として、前記遅延線要素を複数個従列接続して形成され、
前記増幅器は、
該増幅器の入力側に前記複数個従列接続された遅延線要素の最終段の出力側を接続して該遅延線とのインピーダンスの整合を図り、該増幅器の出力側に後段の回路を接続して前記後段の回路とのインピーダンスの整合を図るとともに、前記遅延線の損失を補償して該遅延素子の出力電圧の大きさと該遅延素子の入力電圧の大きさとを等しくすることを特徴とする超広帯域無線受信装置。