JP4933361B2 - マッチドフィルタ - Google Patents

Description

本発明は、無線通信の同期捕捉等に用いられるマッチドフィルタに係り、特に回路規模を大幅に縮小できるマッチドフィルタに関する。

［従来のマッチドフィルタ（１）：図１３］
従来のマッチドフィルタについて図１３を用いて説明する。図１３は、従来のマッチドフィルタの一例の構成図である。
図１３に示すように、従来のマッチドフィルタは、例えば５１２チップ長で８倍オーバーサンプルの場合、直交検波され８倍オーバーサンプリングされた受信信号のＩ成分（同相成分）とＱ成分（直交成分）のそれぞれについて、５１２×８個のＦＦ（Flip Flop）３１と、ＦＦ３１と同数の乗算器３２と、積算部３３とを備えたマッチドフィルタ回路部と、√（Ｉ²＋Ｑ²）演算部３４とから構成されている。尚、ここではＱ成分側のマッチドフィルタ回路の構成は図示を省略しているが、Ｉ成分側と同じ構成となっている。

ＦＦ３１は、入力されたサンプルを１サンプル時間ホールドして出力する。
乗算器３２は、各ＦＦ３１から出力されたサンプルに、設定された拡散コードを乗算して逆拡散を行う。拡散コードはチップ毎に対応している。
積算部３３は、乗算器３２からの出力を全て加算する。
√（Ｉ²＋Ｑ²）演算部３４は、Ｉ成分の積算部３３とＱ成分の積算部から出力された値に基づいて√（Ｉ²＋Ｑ²）の演算を行って相関値データを算出する。

上記構成のマッチドフィルタでは、Ｉ成分とＱ成分のそれぞれについて、ＦＦ３１がサンプルタイミング毎にサンプルをホールドし、乗算器３２がホールドされたサンプルとチップ毎の拡散コードを乗算して逆拡散し、積算部３３が乗算結果を全て加算して積算し、√（Ｉ²＋Ｑ²）演算部３４がサンプル時間毎の相関値データを算出して出力する。そして、マッチドフィルタから出力される相関値データに基づいて同期を捕捉するようになっている。

しかしながら、上記構成の従来のマッチドフィルタは、拡散符号長×オーバーサンプル分のタップ構成となり、回路規模が増大してしまうという問題点があった。

［従来のマッチドフィルタ（２）：図１４］
そこで、回路規模の縮小を図るマッチドフィルタ（第２の従来のマッチドフィルタ）がある。第２の従来のマッチドフィルタについて図１４を用いて説明する。図１４は、第２の従来のマッチドフィルタの構成を示す構成図である。
図１４に示すように、第２の従来のマッチドフィルタは、Ｉ成分とＱ成分のそれぞれについて、移動平均フィルタ（Ｎ＝８）３５と、８個毎５１２ブロックに分割されたＦＦ３１と、８個のＦＦ３１毎に設けられた乗算器３２と、積算部３３とが設けられ、更に√（Ｉ²＋Ｑ²）演算部３４が設けられている。

移動平均フィルタ（Ｎ＝８）３５は、８サンプルのデータを平均した移動平均値を出力する。
乗算器３２は、ＦＦ３１の８個毎に出力される移動平均値にチップ毎に対応する拡散コードを乗算して逆拡散する。
ＦＦ３１、積算部３３及び√（Ｉ²＋Ｑ²）演算部３４は、上述した従来のマッチドフィルタ（１）における構成と同様であるため説明は省略する。

そして、上記第２のマッチドフィルタでは、Ｉ成分とＱ成分のそれぞれについて、移動平均フィルタ（Ｎ＝８）３５が８サンプルの移動平均値を出力し、ＦＦ３１がサンプルタイミング毎に移動平均値をホールドし、乗算器３２が移動平均値をブロック毎に（移動平均値８個毎に）拡散コードと乗算して逆拡散し、積算部３３が乗算結果を全て加算して積算し、√（Ｉ²＋Ｑ²）演算部３４がサンプル時間毎の相関値データを算出して出力するようになっている。

第２の従来のマッチドフィルタでは、８サンプル毎の移動平均値の８個毎に逆拡散するため、乗算器の数はＦＦ３１の１／８でよく、図１３に示した第１の従来のマッチドフィルタの１／８に低減することができるものである。

［先行技術文献］
尚、マッチドフィルタに関する先行技術としては、特開平０９−０８０１６３号公報（特許文献１）、特開平０９−１１６５２２号公報（特許文献２）、特開平１１−１９６０６７号公報（特許文献３）、特開平１１−２２５０９３号公報（特許文献４）がある。

特許文献１には、マッチドフィルタを用いたシステムにおいて、サンプリング処理にデュアルポートＲＡＭを用い、処理を行う構造が記載されている。
しかし、特許文献１はデュアルポートＲＡＭへの書き込みや読み出し方法を特定の方法として、逆拡散処理における回路規模を縮小するものではない。

特許文献２には、マッチドフィルタ回路においてサンプルホールド処理に２つのＲＡＭを切り替えて使用し、処理を行う構造が記載されている。
また、特許文献３には、マッチドフィルタ回路において、サンプルホールド処理に複数のレジスタを使用し、遅延パス検出を行う構造が記載されている。
また、特許文献４には、マッチドフィルタ回路において、サンプルホールド処理に複数のレジスタを使用し、受信処理を行う構造が記載されている。
しかし、特許文献２〜４はいずれもデュアルポートＲＡＭを用いた構成ではない。

特開平０９−０８０１６３号公報 特開平０９−１１６５２２号公報 特開平１１−１９６０６７号公報 特開平１１−２２５０９３号公報

しかしながら、従来のマッチドフィルタでは、同期捕捉に用いるために時間の精度を向上させようとするとタップ数が多くなって回路規模が増大してしまうという問題点があり、また、分割処理を行う第２の従来のマッチドフィルタでは、デュアルポートＲＡＭを用いることができないという問題があった。

本発明は上記実状に鑑みて為されたもので、デュアルポートＲＡＭを用い、更に逆拡散処理における乗算器の数を低減して回路規模を大幅に縮小することができるマッチドフィルタを提供することを目的とする。

上記従来例の問題点を解決するための本発明は、入力されたサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、切り出し部と結合部とを備え、書き込み時には、切り出し部が、指定されたアドレスの下位ビットに記憶されたサンプルを複数切り出して、結合部が、入力されたサンプルと切り出されたサンプルとを結合して、当該アドレスに書き込み、読み出し時には、記憶されたサンプルを特定数のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートメモリと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、一斉に出力するビット分割部と、複数のグループから分割されたサンプルをブロックとして連続して入力し、各サンプルを逆拡散して、逆拡散結果を積算してブロック毎の積算値を出力する複数の逆拡散積算処理回路とを備え、同相成分の複数の逆拡散積算処理回路の出力と、直交成分の複数の逆拡散積算処理回路の出力からブロック毎の絶対値を算出する複数の絶対値算出回路と、複数の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたことを特徴としている。

また、本発明は、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、４０９６個のサンプルを記憶可能であり、切り出し部と結合部とを有し、書き込み時には、切り出し部が、指定されたアドレスの下位ビットに記憶された３１サンプルを切り出して、結合部が、当該３１サンプルと入力された１サンプルとを結合して、１サンプルを指定されたアドレスの最下位ビットに、３１サンプルを当該アドレスの上位ビットに書き込み、読み出し時には、記憶されたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたことを特徴としている。

また、本発明は、上記マッチドフィルタにおいて、グループが、サンプル処理番号で１２８番毎にサンプルが３２個抽出されて形成されるグループであることを特徴としている。

また、本発明は、上記マッチドフィルタにおいて、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行うことを特徴としている。

また、本発明は、上記マッチドフィルタにおいて、１ビット５１２チップ分の４０９６個のサンプルが全てデュアルポートＲＡＭに書き込まれた後で、読み出しを開始することを特徴としている。
また、本発明は、上記マッチドフィルタにおいて、デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始することを特徴としている。

また、本発明は、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、１ビット５１２チップ分の４０９６個のサンプルが全てデュアルポートＲＡＭに書き込まれた後で、読み出しを開始し、読み出すグループを特定する読み出しアドレスをデュアルポートＲＡＭに出力するアドレス生成回路を備え、アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンを記憶しており、２５６kHzのクロックで８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで前記選択された読み出しアドレスパターンに含まれる１６個のアドレスを先頭から順次出力することを特徴としている。

また、本発明は、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始し、読み出すグループを特定する読み出しアドレスをデュアルポートＲＡＭに出力するアドレス生成回路を備え、アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンに基づいて、各読み出しアドレスパターン毎に、当該パターンを構成する１６個のアドレスの配置を順次シフトさせて生成した１６通りの読み出しアドレスパターンを備えることにより、計１２８個の読み出しアドレスパターンを記憶しており、２５６kHzのクロックで１２８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで選択された読み出しアドレスパターンに含まれる１６個のアドレスを配列順に先頭から順次出力することを特徴としている。

また、本発明は、上記マッチドフィルタにおいて、各々の逆拡散積算回路に拡散コードを出力する逆拡散用符号出力処理部を備え、逆拡散用符号出力処理部は、各逆拡散積算回路毎に１６種類の拡散コードの配列順を規定する分割符号パターンを記憶しており、４MHzのクロックで、前記分割符号パターンの１６種類の拡散コードを配列順に順次選択して対応する逆拡散積算回路に出力することを特徴としている。
また、本発明は、上記マッチドフィルタにおいて、グループが、サンプル処理番号で１２８番毎にサンプルが３２個抽出されて形成されるグループであることを特徴としている。

本発明によれば、入力されたサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、切り出し部と結合部とを備え、書き込み時には、切り出し部が、指定されたアドレスの下位ビットに記憶されたサンプルを複数切り出して、結合部が、入力されたサンプルと切り出されたサンプルとを結合して、当該アドレスに書き込み、読み出し時には、記憶されたサンプルを特定数のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートメモリと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、一斉に出力するビット分割部と、複数のグループから分割されたサンプルをブロックとして連続して入力し、各サンプルを逆拡散して、逆拡散結果を積算してブロック毎の積算値を出力する複数の逆拡散積算処理回路とを備え、同相成分の複数の逆拡散積算処理回路の出力と、直交成分の複数の逆拡散積算処理回路の出力からブロック毎の絶対値を算出する複数の絶対値算出回路と、複数の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたマッチドフィルタとしているので、ブロック毎に複数のサンプルを順次逆拡散して逆拡散結果を積算するため、逆拡散処理用乗算器及び積算処理用加算器がブロックの数だけで済み、回路規模を縮小することができる効果がある。

また、本発明によれば、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、４０９６個のサンプルを記憶可能であり、切り出し部と結合部とを有し、書き込み時には、切り出し部が、指定されたアドレスの下位ビットに記憶された３１サンプルを切り出して、結合部が、３１サンプルと入力された１サンプルとを結合して、１サンプルを指定されたアドレスの最下位ビットに、３１サンプルを当該アドレスの上位ビットに書き込み、読み出し時には、記憶されたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたマッチドフィルタとしているので、逆拡散処理用乗算器及び積算処理用加算器がブロックの数だけで済み、乗算器及び加算器の数を１６分の１にすることができ、回路規模を大幅に縮小することができる効果がある。

また、本発明によれば、上記マッチドフィルタにおいて、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行うマッチドフィルタとしているので、書き込み速度よりも速い速度で読み出しを行い、処理を迅速に行うことができる効果がある。
また、本発明によれば、上記マッチドフィルタにおいて、デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始するマッチドフィルタとしているので、デュアルポートＲＡＭに２５６kHzで次のサンプルが書き込まれるまでに、４MHzで１６個のグループの読み出しを完了するため、４０９６番目のサンプルが書き込まれるまでに１６×７個のグループの読み出しを完了し、４０９６番目のサンプルが書き込まれた後に、最後の１６個のグループの読み出しを完了することができ、書き込みを中断することなく読み出しを並行して行って処理を一層迅速に行うことができると共に、中断による本来の受信データの相関値検出を取り逃すことなく、安定した受信処理ができる効果がある。

また、本発明によれば、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、１ビット５１２チップ分の４０９６個のサンプルが全てデュアルポートＲＡＭに書き込まれた後で、読み出しを開始し、読み出すグループを特定する読み出しアドレスをデュアルポートＲＡＭに出力するアドレス生成回路を備え、アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンを記憶しており、２５６kHzのクロックで８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで前記選択された読み出しアドレスパターンに含まれる１６個のアドレスを先頭から順次出力するマッチドフィルタとしているので、２５６kHzの８クロックで、デュアルポートＲＡＭに書き込まれた４０９６個の全てのサンプルを読み出すことができ、処理を迅速に行うことができる効果がある。

また、本発明によれば、５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、入力信号の同相成分と直交成分のそれぞれについて、読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、１２８個のグループの内の１６個のグループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、同相成分の３２個の逆拡散積算処理回路の出力と、直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始し、読み出すグループを特定する読み出しアドレスをデュアルポートＲＡＭに出力するアドレス生成回路を備え、アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンに基づいて、各読み出しアドレスパターン毎に、当該パターンを構成する１６個のアドレスの配置を順次シフトさせて生成した１６通りの読み出しアドレスパターンを備えることにより、計１２８個の読み出しアドレスパターンを記憶しており、２５６kHzのクロックで１２８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで選択された読み出しアドレスパターンに含まれる１６個のアドレスを配列順に先頭から順次出力するマッチドフィルタとしているので、書き込みを中断することなく読み出しを並行して行って処理を一層迅速に行うことができると共に、中断による本来の受信データの相関値検出を取り逃すことなく、安定した受信処理ができる効果がある。

また、本発明によれば、上記マッチドフィルタにおいて、各々の逆拡散積算回路に拡散コードを出力する逆拡散用符号出力処理部を備え、逆拡散用符号出力処理部は、各逆拡散積算回路毎に１６種類の拡散コードの配列順を規定する分割符号パターンを記憶しており、４MHzのクロックで、分割符号パターンの１６種類の拡散コードを配列順に順次選択して対応する逆拡散積算回路に出力するマッチドフィルタとしているので、サンプル毎にそのチップに対応した適切な拡散コードで逆拡散することができる効果がある。

［発明の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明に係るマッチドフィルタは、サンプルホールド処理にデュアルポートＲＡＭを用い、書き込まれたサンプルデータを、１２８個のグループに分割してグループ毎に一括して書き込み速度よりも高速の処理クロックで読み出し、各グループから抽出された３２個のサンプルデータを３２個のブロックに分けて、分散並列処理によってブロック毎に１６サンプルずつ逆拡散・積算処理を行うものであり、乗算器及び加算器はブロックの数だけでよく、逆拡散処理用乗算器及び積算処理用加算器の数を１／１６（＝３２／５１２）にすることができ、回路規模を大幅に小さくすることができるものである。

［本マッチドフィルタの構成：図１］
本発明の実施の形態に係るマッチドフィルタの概略構成について図１を用いて説明する。図１は、本発明の実施の形態に係るマッチドフィルタ（本マッチドフィルタ）の概略構成を示す概略構成ブロック図である。ここでは、５１２チップ長で８倍オーバーサンプルの場合を例として説明する。
図１に示すように、本マッチドフィルタは、メモリ部１，２と、bit分割部３ａ，３ｂと、逆拡散・積算処理部４，５と、絶対値算出回路６-0〜６-31と、まるめ部７と、積算部８とから構成されている。

各構成部分について説明する。
メモリ部１は、デュアルポートＲＡＭで構成され、オーバーサンプリングされた受信信号のＩ成分のサンプルデータを５１２チップ（１ビット）分保持可能なものである。同様に、メモリ部２は、オーバーサンプリングされた受信信号のＱ成分のサンプルデータを１ビット分保持するデュアルポートＲＡＭである。メモリ部１，２の具体的な構成については後で説明する。

本マッチドフィルタにおいては、メモリ部１，２への書き込み及び読み出し方法が特徴となっており、メモリ部１に書き込まれた５１２チップ（１ビット）分のサンプルデータを、３２個のサンプルから成る１２８のグループに分割してグループ毎に高速クロックで読み出すものである。メモリ部１，２への書き込み及び読み出し方法についても後で詳細に説明する。

bit分割部３ａは、メモリ部１から出力されるＩ成分のサンプルデータのグループについて、８bitデータに分割して３２個のサンプルを順次抽出し、逆拡散・積算処理部４の逆拡散積算回路４０-0〜４０-31に１サンプルずつ出力する。

同様に、bit分割部３ｂは、メモリ部２から出力されるＱ成分のサンプルデータのグループについて、８bitのサンプルデータを抽出して、逆拡散積算回路５０-0〜５０-31に１サンプルずつ出力する。

逆拡散・積算処理部４は、３２個の逆拡散積算処理回路４０-0〜４０-31から成り、bit分割部３ａから入力されたサンプルデータを逆拡散し、逆拡散結果を積算して、１２bitのブロック毎の積算値を対応する絶対値算出回路６-0〜６-31に出力する。各逆拡散積算処理回路４０はブロック毎の逆拡散・積算処理を行うものである。

同様に、逆拡散・積算処理部５は、３２個の逆拡散積算処理回路５０-0〜５０-31から成り、bit分割部３ｂから入力されたサンプルデータを逆拡散し、逆拡散結果を積算して、ブロック毎の積算値を対応する絶対値算出回路６-0〜６-31に出力する。

絶対値算出回路６-0〜６-31は、それぞれ対応する逆拡散積算処理回路４０及び逆拡散積算処理回路５０から入力されるＩ成分、Ｑ成分毎の逆拡散データのブロック毎の積算値に基づいてブロック毎の絶対値を算出し、１２bitで積算部８に出力する。

まるめ部７は、データの桁数を減らすものであり、絶対値算出回路６から出力される１２bitデータを８bitに丸め、また、積算部８からの１３bitデータを８bitデータに丸めて相関値データとして出力する。

積算部８は、絶対値算出回路６-0〜６-31から入力されたブロック毎の絶対値を全て加算して、相関値データを出力する。
尚、本マッチドフィルタでは、bit分割部３以降の構成を「相関演算部」と称するものとする。

更に、本マッチドフィルタの相関演算部には、逆拡散積算処理回路４０，５０に拡散符号（拡散コード）を出力する処理を行う逆拡散用符号分割処理部（図示せず）が設けられており、逆拡散用符号分割処理部は、５１２チップの拡散符号をチップ毎に分割して、bit分割部３ａ，３ｂから出力されるサンプルのブロックに応じて予め決められたパターンに従って、４MHzで逆拡散積算処理回路４０-0〜４０-31及び逆拡散積算処理回路５０-0〜５０-31に出力するものである。逆拡散用符号分割処理部から出力される拡散コードのパターンについては後で説明する。

［本マッチドフィルタの動作］
上記構成の本マッチドフィルタにおける動作について簡単に説明する。
オーバーサンプリングされたＩ成分（又はＱ成分）データは、256kHzのクロックでメモリ部１（メモリ部２）に蓄積され、4MHzのクロックでグループ毎に読み出されて、bit分割部３ａ（bit分割部３ｂ）でサンプルデータに分割されて、ブロック毎に対応する逆拡散積算処理回路４０-0〜４０-31（逆拡散積算処理回路５０-0〜５０-31）に順次入力される。

そして、逆拡散積算処理回路４０-0〜４０-31（又は逆拡散積算処理回路５０-0〜５０-31）において、サンプルデータ毎に所定の拡散符号が乗算されて逆拡散され、積算されてブロック毎の積算値が出力され、絶対値算出回路６で絶対値が算出され、まるめ部７で桁数が丸められた後、積算部８で各絶対値算出回路６からの出力の絶対値が積算されて相関値データが出力される。このようにして本マッチドフィルタの動作が行われる。

［メモリ部１，２の構成：図２］
次に、メモリ部１，２の構成について図２を用いて説明する。図２は、メモリ部１，２の構成を示すブロック図である。
図２に示すように、メモリ部１は、移動平均フィルタ（Ｎ＝８）１１と、デュアルポートＲＡＭ（Dual-Port-RAM）１２と、下位２４８bit切り出し部１３と、bit結合部１４とを備え、メモリ部２は、移動平均フィルタ（Ｎ＝８）２１と、デュアルポートＲＡＭ２２と、下位２４８bit切り出し部２３と、bit結合部２４とを備えている。

移動平均フィルタ（Ｎ＝８）１１は、８倍オーバーサンプリングされた８bitのＩ成分入力データを入力し、その８サンプルデータを平均した８bitの移動平均値（以下、「サンプル」と称する）を２５６kHzで出力する。
移動平均フィルタ（Ｎ＝８）２１は、Ｑ成分について移動平均フィルタ（Ｎ＝８）１１と同様の処理を行って移動平均値のサンプルを出力する。

デュアルポートＲＡＭ１２及び２２は、入力されたＬモード（５１２チップ）１ビット分のサンプル（４０９６サンプル）を格納可能なＲＡＭであり、入力と出力を行うポートＡ（図では「A-Port」）と、出力のみを行うポートＢ（図では「B-Port」）とを備えている。ＲＡＭのサイズは、Width ２５６bit、Depth １２８bitである。

デュアルポートＲＡＭ１２は、書き込み時には、bit結合部１４から出力される２５６bitのサンプルを２５６kHzのクロックで入力ポートから入力し、サンプル毎に所定のアドレスに格納する。

また、デュアルポートＲＡＭ１２は、書き込み時には、指定されたアドレスに格納されている２５６bitのサンプルを２５６kHzのクロックで出力ポートＡ（A-Port）から出力し、読み出し時には、アドレス生成回路１７によって指定されるアドレスに格納されている２５６bitのサンプルを４MHzのクロックで出力ポートＢ（B-Port）から出力する。

デュアルポートＲＡＭ２２は、Ｑ成分入力データのサンプルについて、デュアルポートＲＡＭ１２と同じ動作を行うため説明を省略する。デュアルポートＲＡＭ１２，２２への書き込み及び読み出しの方法は、後で詳細に説明する。

下位２４８bit切り出し部１３，２３は、出力ポートＡから出力された２５６bitの内、最上位ビットＭＳＢ（Most Significant Bit）８bitを切り捨て、下位の２４８bitを出力する。

bit結合部１４，２４は、移動平均フィルタ（Ｎ＝８）１１から入力された８bitと、下位２４bit切り出し部１３から入力された２４８bitとを結合し、２５６bitでデュアルポートＲＡＭ１２，２２の入力ポートに２５６kHzのクロックで出力する。尚、結合は、２４８bitを上位、８bitを下位とする。

尚、メモリ部１及び２には、書き込みアドレス及び読み出しアドレスを指定する手段が設けられているが、ここでは図示を省略する。そして、メモリ部１，２は、書き込み時には、当該手段によって指定されるアドレスにデータを書き込み、読み出し時には指定されるアドレスからデータを読み出すものである。

［メモリ部１，２の概略動作：図２］
メモリ部１と２は、処理するデータがＩ成分入力データかＱ成分入力データかが異なるのみで動作は同じであるため、ここではメモリ部１の動作について図２を用いて簡単に説明し、メモリ部２については説明を省略する。
書き込み時において、Ｉ成分入力データは、移動平均フィルタ（Ｎ＝８）１１で移動平均（サンプル）が生成され、bit結合部１４に入力される。一方、デュアルポートＲＡＭ１２の出力ポートＡからは、２５６kHzで、指定された書き込みアドレスに保持されているサンプルの下位２４８bitが切り出されてbit結合部１４に入力される。bit結合部１４では、下位２４８bit切り出し部１３からの２４８bitと、新たに入力された８bitのサンプルと結合されて、２５６bitデータとしてデュアルポートＲＡＭ１２の書き込みアドレスに２５６kHzで書き込まれる。

また、読み出し時には、デュアルポートＲＡＭ１２は、指定されるアドレスに従って、出力ポートＢから４MHzで２５６bitのサンプルを出力する。
本マッチドフィルタでは、２５６kHzで５１２チップのサンプルがデュアルポートＲＡＭ１２，２２に全て書き込まれてから、４MHzでの読み出し動作に移行し、読み出しが全て完了してから次の書き込みが行われるようになっている。

［デュアルポートＲＡＭへの書き込み（１）：図３］
次に、デュアルポートＲＡＭ１２及び２２への書き込み処理について図３〜図５を用いて説明する。
図３は、デュアルポートＲＡＭへの書き込み処理を開始して３クロック経過したときの模式説明図である。
デュアルポートＲＡＭ１２，２２のサイズは、Width （図では縦方向）２５６bit、Depth （図では横方向）１２８bitであり、８bitのサンプルが３２×１２８＝４０９６個格納でき、５１２チップ×８倍オーバーサンプリング分のサンプル（５１２×８＝４０９６）を格納可能なものである。そして、横方向（Depth方向）に０〜１２７の書き込みアドレスが規定されている。

そして、本マッチドフィルタでは、２５６kHzのクロックで２５６bitのサンプル（３２個のサンプル）が書き込まれるようになっている。図３では、サンプルが書き込まれる様子を模式的に表しており、図２に示したbit結合部１４，２４から入力される３２個のサンプルが、アドレス指定に従って書き込まれるようになっている。図中の数字は処理サンプル番号であり、「×」は、データが書き込まれていないことを示す。書き込みアドレスは、０，１，２…１２７の順で指定され、１２７の次は再びアドレス０が指定される。

図２でも説明したように、本マッチドフィルタでは、キャリア復調データは２５６kHzクロックで１サンプルがbit結合部１４，２４に入力され、それと共に指定された書き込みアドレスに既に格納されていて出力ポートＡから出力された下位２４８bitがbit結合部１４，２４に入力され、新たなサンプルと結合されて２５６bitとして出力される。そのため、図３のデュアルポートＲＡＭでは、最下段の下位８bitの位置にキャリア復調データの８bit（１サンプル）が書き込まれ、それより上位の２４８bitには出力ポートＡからのデータの下位２４８bitが書き込まれる。

図３の状態は、書き込みが開始されてから２５６kHzの３クロック後であるが、ここまでの書き込み動作を説明する。
書き込み処理が開始されると、最初の１クロックで、書き込みアドレス０が指定され、出力ポートＡから出力されたアドレス０の下位２４８bitがアドレス０の上位２４８bitに書き込まれ、それと共に最初の処理サンプルである処理サンプル番号「０」がアドレス０の下位８bit（最下段左端）に書き込まれる。ここで、出力ポートＡからの出力下位２４８bitはまだデータが入っていないため、アドレス０の上位２４８bitには「×」が書き込まれるだけである。

２クロック目で、書き込みアドレス１が指定され、出力ポートＡから出力されたアドレス１のデータの下位２４８bitがアドレス１の上位に書き込まれ、それと共に処理サンプル番号「１」がアドレス１の下位８bitに書き込まれる。

そして、図４に示すように、３クロック目で、出力下位２４８bitがアドレス２の上位に書き込まれ、それと共に処理サンプル番号「２」がアドレス２の下位８bitに書き込まれる。
以下同様にして２５６kHzのクロックで１サンプルずつ書き込まれていく。

［デュアルポートＲＡＭへの書き込み（２）：図４］
図４は、デュアルポートＲＡＭへの書き込み処理を開始して１３０クロック経過したときの模式説明図である。
上記のように１クロックで１サンプルずつ書き込んでいくと、１２８クロックで全アドレスの下位８bitが全て埋まり、最下段左端から順に処理サンプル番号「０」「１」「２」…「１２７」の１２８個のサンプルが格納された状態となる。

そして、１２９クロック目で、再び書き込みアドレス０が指定され、既にアドレス０に格納されている処理サンプル番号「０」を含むアドレス０の２５６bitが出力されて、その下位２４８bitが再びアドレス０の上位に書き込まれる。つまり、処理サンプル番号「０」は、下位から８bit分上位の場所にシフトして書き込まれることになる。そして、処理サンプル番号「１２８」が、アドレス０の下位８bitに書き込まれる。

そして、同様にして、図４に示すように、１３０クロック目では、アドレス１が指定されて、処理サンプル番号「１」が下位から８bit分上位の場所にシフトして書き込まれ、処理サンプル番号「１２９」がアドレス１の下位８bitに書き込まれる。

［デュアルポートＲＡＭへの書き込み（３）：図５］
図５は、デュアルポートＲＡＭへの書き込み処理を開始して４０９６クロック経過したときの模式説明図である。
図５に示すように、４０９６クロック経過すると、処理サンプル番号「０」が左上に、「４０９５」が右下に格納され、デュアルポートＲＡＭが全て埋まった状態となる。この時、デュアルポートＲＡＭにはＬモード（５１２チップ）１ビット分のサンプルが格納されている。
この状態になると、書き込み処理は一旦終了して、読み出し処理に移行する。

［デュアルポートＲＡＭの読み出しアドレス：図６］
デュアルポートＲＡＭからの読み出し処理について説明する前に、読み出しアドレスについて図６を用いて説明する。図６は、出力Ｂポートからの読み出しアドレスを示す模式説明図である。
デュアルポートＲＡＭの出力Ｂポートからは、ＲＡＭに書き込まれたサンプルが、アドレス生成回路１７から指定されたアドレスに基づいて読み出される。図６に示すように、Depth方向に０〜１２７の読み出しアドレスが規定されており、読み出しに用いられる。アドレスの付し方は、書き込みアドレスと同一である。各アドレスには２５６bitのサンプル、つまり３２個のサンプルが格納されている。

［デュアルポートＲＡＭからの読み出し処理：図７］
デュアルポートＲＡＭからの読み出し処理について図７を用いて説明する。図７は、デュアルポートＲＡＭ１２，２２からの読み出し処理を示す模式説明図である。
上述したように、本マッチドフィルタにおいては、読み出しはデュアルポートＲＡＭ１２に５１２チップ分の４０９６個のサンプルが格納された状態で開始される。読み出しが完了するまでは、書き込みは一時停止している。図７に示すように、読み出しクロックは４MHzであり、指定された読み出しアドレス（図では「Port-B読み出しアドレス」）に従って３２サンプルずつ読み出していく。

例えば、図７の例では、最初の１クロックでは、読み出しアドレス「０」が指定され、図６に示した読み出しアドレス「０」に格納されているサンプルを一斉に読み出す。この時読み出される処理サンプル番号は、図７の左端の列に示されており、サンプル「０」「１２８」「２５６」「３８４」…「３９６８」の３２個である。本マッチドフィルタでは、便宜上１つの読み出しアドレスによって読み出される３２個のサンプルの集合を「グループ」と称する。各グループは、処理サンプル番号で１２８番毎にサンプルを抽出した集合となっている。

４MHzの２クロック目では、読み出しアドレス「８」が指定され、処理サンプル番号「８」「１３６」「２６４」「３９２」…「３９７６」の３２個のサンプルが読み出される。
以下同様にして、１６クロック目では、読み出しアドレス「１２０」が指定され、サンプル「１２０」「２４８」「３７６」「５０４」…「４０８８」の３２個のサンプルが読み出される。

このように、４MHzの１６クロック、つまり２５６kHzの１クロックの間に、１６グループが読み出され、３２×１６＝５１２サンプルが読み出されることになる。
そして、１つのクロックで読み出されたグループ中の３２個のサンプルは、bit分割部３に入力されてbit分割される。bit分割処理については後述する。

本マッチドフィルタの特徴として、読み出しアドレスを指定する手段（読み出しアドレス指定手段、図示せず）は、読み出しアドレスのパターンを８通り記憶しており、図７のパターン（０）〜パターン（７）で示されている。各パターンでは、１６個のアドレスを指定する。

具体的には、パターン（０）は「読み出しアドレス０，８，１６，…１２０」の１６個のアドレスであり、パターン（１）は「読み出しアドレス１，９，１７，…１２１」の１６個であり、以下同様にしてパターン（７）までがある。
そして、読み出しアドレス指定手段では、２５６kHzのクロックに従ってまずパターン（０）で読み出しアドレスを指定し、４MHzの１６クロックでパターン（０）での読み出しが終わると、次の２５６kHzのクロックでパターン（１）を指定し、以下順次パターンを変えてパターン（７）まで指定するようになっている。

そして、パターン（０）→パターン（１）→…パターン（７）と読み出すアドレスを変えて、８パターン全てを用いて読み出しを行うと、全てのサンプル（４０９６サンプル＝５１２チップ＝１ビット）の読み出しが完了する。
尚、読み出しアドレスのパターンの選択順は上記に限るものではないが、デュアルポートＲＡＭ１２とデュアルポートＲＡＭ２２とは常に同一の読み出しパターンで読み出され、同一の処理サンプル番号が同時に処理されるものである。

［bit分割処理：図７，図１］
デュアルポートＲＡＭ１２，２２からの読み出し処理により、４MHzの１クロックで１つのアドレスが指定されて読み出された３２個のサンプルは、図１に示したbit分割部３（３ａ又は３ｂ）に入力され、８bitずつのサンプルに分割されて、一斉に３２個の逆拡散積算処理回路４０-0〜４０-31（又は５０-0〜５０-31）に入力される。

ここで、bit分割部３ａの動作について具体的に説明すると、４MHzでアドレス０の３２個のサンプルが入力されると、bit分割部３ａは、入力された多重化データを８bitずつのサンプルに分割して、４MHzで一斉に逆拡散積算処理回路４０-0〜４０-31に出力する。
つまり、図７に示した処理サンプル番号「０」が逆拡散積算処理回路４０-0に出力され、それと同時に処理サンプル番号「１２８」が逆拡散積算処理回路４０-1に出力され、以下同様にして順次逆拡散積算処理回路４０に出力され、サンプル「３９６８」が同時に逆拡散積算処理回路４０-31に出力される。

すなわち、図７の模式図において、デュアルポートＲＡＭ１２，２２からの読み出し時にはアドレスによって指定される縦の列で読み出されるが、bit分割部３で分割されると、横の行で示される１６サンプルから成るブロックが同じ逆拡散積算処理回路４０，５０に出力されることになる。

例えば、逆拡散積算処理回路４０-0には、４MHzのクロック毎に、サンプル「０」、「８」、「１６」、「２４」、…が入力され、１６クロック目で「１２０」が入力されるものである。
同様に、逆拡散積算処理回路４０-1には、サンプル「１２８」、「１３６」、「１４４」、「１５２」、…「２４８」が入力され、逆拡散積算処理回路４０-31には、サンプル「３９６８」、「３９７６」、「３９８４」、…「４０８８」が入力されるようになっている。

［逆拡散積算処理：図１］
次に、逆拡散積算処理について図１を用いて簡単に説明する。逆拡散積算処理回路４０と逆拡散積算処理回路５０とは、処理する信号がＩ成分の信号とＱ成分の信号で異なるだけで、構成及び動作は同じであるため、ここでは逆拡散積算処理回路４０についてのみ説明する。
逆拡散積算処理回路４０-n（n＝0〜31）では、４MHzでbit分割部３ａから入力されるサンプルについて、同じく４MHzで逆拡散用符号分割出力処理部（図示せず）から入力される逆拡散用の拡散コード（拡散符号、Ｃｏｄｅ（ｎ））に基づいて逆拡散処理を行い、１６個分のサンプルの逆拡散結果を積算して、ブロック毎の積算値を出力する。

例えば、逆拡散積算処理回路４０-0からは、２５６kHzの１クロック目で、読み出しパターン（０）で読み出されたサンプルの内、図７に示した横並びの１６サンプル（「０」「８」「１６」…「１２０」）が処理されて逆拡散積算結果が出力される。
そして、２５６kHzの２クロック目で、読み出しパターン（１）で読み出されたサンプルの内、横並びの１６サンプルが処理されて逆拡散積算結果が出力される。
そして、２５６kHzの８クロック目で読み出しパターン（７）で読み出されたサンプルの内、横並びの１６サンプルが処理されて逆拡散積算結果が出力される。

この動作が３２個の逆拡散積算処理回路４０で行われることによって、２５６kHzの８クロックで、全てのサンプルが読み出されて逆拡散積算処理が行われる。

［分割符号パターン：図８］
ここで、逆拡散積算処理回路４０，５０に与えられる拡散コードについて図８を用いて説明する。図８は、逆拡散用符号分割出力処理部から出力される拡散コードのパターン（種類）を示す説明図である。
各逆拡散積算処理回路４０及び５０には、逆拡散するサンプルのチップに応じて規定されている拡散コードが与えられて逆拡散処理が行われる。そこで、逆拡散用符号分割出力処理部では、デュアルポートＲＡＭ１２，２２に保持されているサンプルの配列に応じた１６通りの拡散コードのパターンを記憶しており、４MHzのクロックで、各逆拡散積算処理回路４０及び５０に拡散コードを順次変えながら出力する。

図８に示すように、拡散コードは、逆拡散積算処理回路４０-0及び逆拡散積算処理回路５０-0に出力される拡散コードＣｏｄｅ（０）から、逆拡散積算処理回路４０-31及び逆拡散積算処理回路５０-31に出力される拡散コードＣｏｄｅ（３１）までが、それぞれ１６パターンに分かれて規定されており、４MHz毎にパターン０からパターン１５までの１６種類の拡散コードを順次読み出して、それぞれの逆拡散積算処理回路４０及び５０に出力する。

図８に示すように、逆拡散用符号分割出力処理部では、５１２チップに相当する拡散コードを記憶しており、各逆拡散積算処理回路４０及び５０に入力され逆拡散されるサンプルに相当するチップに応じて、出力する拡散コードが規定されている。図８中の番号は、チップ番号に相当している。尚、本マッチドフィルタでは、５１２のチップに相当する拡散コードの配列全体を「分割符号パターン」と称するものとする。

そして、２５６kHzで全てのパターンの拡散コードを出力すると、また最初に戻って繰り返し読み出すようになっている。これを８回繰り返してデュアルポートＲＡＭ１２，２２に記憶された全てのサンプルの逆拡散が完了する。
具体的には、１回目は、読み出しアドレスのパターン（０）で読み出されるサンプルについて逆拡散を行い、２回目には、読み出しアドレスのパターン（１）の逆拡散を行い、以下同様にして、８回目に読み出しアドレスのパターン（７）の逆拡散が完了するものである。

［実施の形態の効果］
本発明の実施の形態に係るマッチドフィルタによれば、５１２チップ８倍オーバーサンプルの場合、サンプルホールド回路として、１２８×２５６bitのサイズのメモリを備えたデュアルポートＲＡＭ１２，２２を用いて、書き込み時には１ビット分のサンプルを２５６kHz×４０９６クロックで記憶し、４０９６サンプルを全て記憶すると読み出しに移行して、４MHzのクロックで、サンプル番号の１２８番毎に３２個のサンプルを１つのグループとしてまとめて順次読み出して、bit分割部３ａ及び３ｂが各グループから１サンプルずつを抽出して、４MHzで３２個の逆拡散積算処理回路４０，５０に出力し、逆拡散積算処理回路４０，５０が、与えられた拡散コードを用いてサンプル毎に逆拡散してブロック毎の逆拡散結果を積算し、１６サンプルで１ブロックとして２５６kHz毎に１６サンプル分の積算値を出力し、絶対値算出回路６がＩ信号、Ｑ信号の積算値に基づいて３２個のブロック毎の絶対値を算出し、積算部８が、ブロック毎の絶対値を積算して相関値データを出力するマッチドフィルタとしているので、ブロック毎に逆拡散及び積算を行うことにより、乗算器及び加算器を１／１６の数にすることができ、回路規模を縮小することができる効果がある。

［別の実施の形態について］
次に、本発明の別の実施の形態に係るマッチドフィルタについて説明する。
上述したマッチドフィルタでは、４０９６個の全てのサンプルが書き込まれてから読み出しを開始し、読み出しが全て完了してから次の書き込みを行うようになっていたが、別の実施の形態に係るマッチドフィルタでは、全ての書き込みが完了する前に読み出しを開始し、書き込みと読み出しを並行して行うものである。
尚、別のマッチドフィルタの構成は、上述したマッチドフィルタの構成とほぼ同じであり、デュアルポートＲＡＭからの読み出し処理及び逆拡散処理が一部異なっている。

［別のマッチドフィルタの書き込み（１）：図９］
図９は、本発明の別の実施の形態に係るマッチドフィルタ（別のマッチドフィルタ）の書き込みを示す模式説明図である。
図９に示すように、別のマッチドフィルタでは、図３〜５を用いて説明したのと同様に、２５６kHzのクロックで１サンプルの書き込みが行われていく。そして、２５６kHzの４０８９クロック目で、アドレス１２０のＬＳＢにサンプル「４０８８」（４０８９番目のサンプル）が書き込まれところで、４MHzでの読み出しを開始する。図９では、書き込み処理の２５６kHzの４０８９クロック目が終わったところを示している。読み出し処理については後で詳細に説明する。

そして、別のマッチドフィルタでは、上記のように読み出しを行いつつ書き込みも行い、書き込み処理を開始してから４０９６クロックが経過した後も引き続き書き込み処理を継続し、書き込み／読み出しを並行して実施して、相関値の検出を絶え間なく行う。

［別のマッチドフィルタの書き込み（２）：図１０］
次に、４０９７クロック目以降の書き込み動作について、図１０を用いて説明する。図１０は、別のマッチドフィルタにおけるデュアルポートＲＡＭへの書き込み処理を開始してから４１００クロック経過したときの模式説明図である。
図１０に示すように、２５６kHzの４０９７クロック目では、書き込みアドレス０が指定され、出力ポートＡから出力されたアドレス０の下位２４８bitがアドレス０の上位に書き込まれ、それと共に、処理サンプル番号「４０９６」がアドレス０の下位８bitに書き込まれる。別のマッチドフィルタでは、後述するように処理サンプル番号「４０９６」が書き込まれる前に処理サンプル番号「０」の読み出しは終了しており、これにより、最初のサンプルである処理サンプル番号「０」のマッチドフィルタにおける処理が終了する。

次に、４０９８クロック目で、書き込みアドレス１が指定され、出力ポートＡから出力されたアドレス１の下位２４８bitがアドレス１の上位に書き込まれ、それと共に、処理サンプル番号「４０９７」がアドレス１の下位８bitに書き込まれる。これにより、処理サンプル番号「１」のマッチドフィルタにおける処理が終了する。
以下同様にして２５６kHzのクロックで１サンプルずつ書き込まれていく。

［別のマッチドフィルタの読み出しアドレスパターン：図１１］
ここで、別のマッチドフィルタの特徴である読み出しアドレスパターンについて図１１を用いて説明する。図１１は、別のマッチドフィルタの読み出しアドレスパターンを示す説明図である。
図１１に示すように、別のマッチドフィルタの読み出しアドレスパターンは、１２８パターンである。１２８パターンの内の最初の８パターンは、図７に示した読み出しアドレスパターン（０）〜パターン（７）と同じであり、以降は、図７に示した読み出しアドレスパターン（０）〜パターン（７）のパターン内でのアドレスの配列を１つずつシフトした構成となっている。

具体的には、図１１に示した別のマッチドフィルタの、読み出しアドレスパターン（０）、読み出しアドレスパターン（８）、読み出しアドレスパターン（１６）、…読み出しアドレスパターン（１２０）の１６種類の読み出しアドレスパターンは、全て同じアドレスから構成されており、その配列順が、読み出しアドレスパターン（０）は「アドレス０，８，１６，…１２０」で、読み出しアドレスパターン（８）は「アドレス８，１６，２４，…，１２０，０」というように１つずつシフトしたものとなっている。

同様に、読み出しアドレスパターン（１）〜（７）についても、アドレス構成が同じで、その配列順がシフトしている１５種類の読み出しアドレスパターンが設けられている。そのため、別のマッチドフィルタでは、図７に示した読み出しアドレスパターン（０）〜（７）のそれぞれについて１６種類の配列順があるため、８×１６＝１２８通りの読み出しアドレスパターンとなっている。

そして、読み出し処理では、２５６kHzのクロックで（４MHzの１６クロック毎に）読み出しアドレスパターンが指定され、４MHzのクロックで、読み出しアドレスパターン内のアドレスを順次読み出していく。読み出しアドレスパターン（１２７）での読み出しが終わった後は、再び読み出しアドレスパターン（０）から使用する。

［別のマッチドフィルタの読み出し処理：図９，図１２］
別のマッチドフィルタの読み出し処理について図９及び図１２を用いて説明する。図９１２、別のマッチドフィルタの読み出し処理を示す模式説明図である。
図１２に示すように、別のマッチドフィルタのデュアルポートＲＡＭ１２，２２は、２５６kHzの４０８９クロック目（図９の状態）で読み出しを開始し、４MHzの１クロック目で、読み出しアドレスパターン（０）によって、まず、読み出しアドレス「０」が指定され、サンプル「０」「１２８」「２５６」…「３９６８」が一斉に読み出される。

そして、４MHzの２クロック目で、読み出しアドレスパターン（０）のアドレス「８」が指定され、サンプル「８」「１３６」「２６４」…「３９７６」が読み出される。
以下同様にして、４MHzの１６クロック目で、読み出しアドレスパターン（０）のアドレス「１２０」が指定され、サンプル「１２０」「２４８」「３７６」…「４０８８」が読み出される。
ここで読み出しアドレスパターン（０）による読み出しは一通り完了する。

次のタイミングでは、２５６kHzの４０９０クロック目になるため、次のサンプル「４０８９」がアドレス１２１の下位８bitに書き込まれる。

それと同時に、読み出しアドレスパターン（１）での読み出しを開始する。
具体的には、まず、読み出しアドレス「１」が指定されて、サンプル「１」「１２９」「２５７」…「３９６９」が読み出される。

４MHzの次のクロックでは、アドレス「９」が指定されて、サンプル「９」「１３７」「２６５」…「３９７７」が読み出される。以下同様にして、読み出しアドレスパターン（１）の１６クロック目でアドレス「１２１」が指定され、サンプル「１２１」「２４９」「３７７」…「４０８９」が読み出される。

そして、２５６kHzの４０９６クロック目でサンプル「４０９５」がアドレス１２７の下位８bitに書き込まれると共に、図１１の読み出しアドレスパターン（７）による読み出しが行われ、４MHzの１６クロック目で全ての読み出しが完了する。

次の２５６kHzの４０９７クロック目では、サンプル「４０９６」がアドレス０の下位８bitに書き込まれると共に、図１１に示した読み出しアドレスパターン（８）による読み出しを行う。
具体的には、４MHzの１クロック目で、読み出しアドレスパターン（８）のアドレス「８」が指定され、サンプル「８」「１３６」「２６４」…「３９７６」が読み出される。

そして、４MHzの２クロック目で、読み出しアドレスパターン（８）のアドレス「１６」が指定され、サンプル「１６」「１４４」「２７２」…「３９８４」が読み出される。
以下同様にして、４MHzのクロック毎に読み出しアドレスパターン（８）のアドレス配列に従って順次アドレスが指定されて読み出しが行われ、１６クロック目でアドレス「０」が指定される。

この時、アドレス「０」の下位８bitには、既に処理サンプル番号「４０９６」が書き込まれており、１６クロックの中では一番新しいデータ群が格納されていることになる。
このように、最も新しく書き込まれるデータを含むアドレスを、１６クロックの最後に指定する配列の読み出しアドレスパターンを用いることにより、処理に時間的な余裕ができるものである。

このように、別のマッチドフィルタでは、２５６kHzでデュアルポートＲＡＭへの書き込みを絶えず行って更新すると共に、図１１に示した読み出しアドレスパターンに従って格納したデータを４MHzで読み出し、後段の逆拡散処理を実施する。

［別のマッチドフィルタにおける分割符号パターン：図８］
別のマッチドフィルタにおいても、逆拡散用符号分割出力処理部は、図８に示した１６通りの拡散コードのパターンを、４MHzのクロックで逆拡散積算処理回路４０，５０に出力する。

このように、別のマッチドフィルタでは、書き込みと読み出しを並行して行うことにより、書き込み処理を中断することなく連続して行うことができ、処理を迅速にすると共に、制御を容易にすることができるものである。

また、ここでは２５６kHzの４０８９クロック目から読み出しを開始したが、図９に示すように、４０８９番目〜４０９６番目の間であれば、読み出し処理に影響はない。４０９７クロック目以降から読み出し処理を行った場合には、読み出し開始の読み出しアドレスパターン（０）の４MHzの１クロック目に読み出すべき処理サンプル番号「０」が、読み出されないまま処理サンプル番号「４０９７」の書き込み処理により上書きされてしまい、逆拡散処理と合わなくなってしまうため不都合である。

［別の実施の形態の効果］
本発明の別の実施の形態に係るマッチドフィルタによれば、回路規模を縮小できると共に、デュアルポートＲＡＭ１２，２２の処理において、２５６kHzの４０８９クロック目〜４０９６クロック目の間から読み出し処理を開始し、書き込み処理と読み出し処理とを並行して行うことにより、書き込み処理を中断することなく連続して行うことができ、中断による本来の受信データの相関値検出を取り逃がすことなく、安定した受信処理ができる効果がある。

本発明は、回路規模を大幅に縮小できるマッチドフィルタに適している。

本発明の実施の形態に係るマッチドフィルタ（本マッチドフィルタ）の概略構成を示す概略構成ブロック図である。 メモリ部１，２の構成を示すブロック図である。 デュアルポートＲＡＭへの書き込み処理を開始して３クロック経過したときの模式説明図である。 デュアルポートＲＡＭへの書き込み処理を開始して１３０クロック経過したときの模式説明図である。 デュアルポートＲＡＭへの書き込み処理を開始して４０９６クロック経過したときの模式説明図である。 出力Ｂポートからの読み出しアドレスを示す模式説明図である。 デュアルポートＲＡＭ１２，２２からの読み出し処理を示す模式説明図である。 逆拡散用符号分割出力処理部から出力される拡散コードのパターンを示す説明図である。 本発明の別の実施の形態に係るマッチドフィルタ（別のマッチドフィルタ）の書き込み／読み出しを示す模式説明図である。 別のマッチドフィルタにおけるデュアルポートＲＡＭへの書き込み処理を開始してから４１００クロック経過したときの模式説明図である。 別のマッチドフィルタの読み出しアドレスパターンを示す説明図である。 別のマッチドフィルタの読み出し処理を示す模式説明図である。 従来のマッチドフィルタの構成図である。 第２の従来のマッチドフィルタの構成を示す構成図である。

符号の説明

１，２…メモリ部、 ３ａ，３ｂ…bit分割部、 ４，５…逆拡散・積算処理部、 ６…絶対値算出回路、 ７…まるめ部、 ８…積算部、 １１，２１…移動平均フィルタ、 １２，２２…デュアルポートＲＡＭ、 １３，２３…下位２４８bit切り出し部、 １４，２４…bit結合部、 ４０，５０…逆拡散積算処理回路

Claims (10)

1. 入力されたサンプルに基づいて相関値データを出力するマッチドフィルタであって、
   入力信号の同相成分と直交成分のそれぞれについて、
   切り出し部と結合部とを有し、書き込み時には、前記切り出し部が、指定されたアドレスの下位ビットに記憶されたサンプルを複数切り出して、前記結合部が、入力されたサンプルと前記切り出されたサンプルとを結合して、前記アドレスに書き込み、読み出し時には、記憶されたサンプルを特定数のグループに分割して、前記グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートメモリと、
   前記グループ毎に一括して読み出されたデータをサンプル毎に分割して、一斉に出力するビット分割部と、
   複数の前記グループから分割されたサンプルをブロックとして連続して入力し、各サンプルを逆拡散して、前記逆拡散結果を積算してブロック毎の積算値を出力する複数の逆拡散積算処理回路とを備え、
   前記同相成分の複数の逆拡散積算処理回路の出力と、前記直交成分の複数の逆拡散積算処理回路の出力からブロック毎の絶対値を算出する複数の絶対値算出回路と、
   前記複数の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたことを特徴とするマッチドフィルタ。
2. ５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、
   入力信号の同相成分と直交成分のそれぞれについて、
   ４０９６個のサンプルを記憶可能であり、切り出し部と結合部とを有し、書き込み時には、前記切り出し部が、指定されたアドレスの下位ビットに記憶された３１サンプルを切り出して、前記結合部が、前記３１サンプルと入力された１サンプルとを結合して、前記１サンプルを前記指定されたアドレスの最下位ビットに、前記３１サンプルを前記アドレスの上位ビットに書き込み、読み出し時には、記憶されたサンプルを、３２のサンプルから成る１２８のグループに分割して、前記グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、
   前記グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、
   前記１２８個のグループの内の１６個の前記グループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、前記逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、
   前記同相成分の３２個の逆拡散積算処理回路の出力と、前記直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、
   前記３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備えたことを特徴とするマッチドフィルタ。
3. グループが、サンプル処理番号で１２８番毎にサンプルが３２個抽出されて形成されるグループであることを特徴とする請求項２記載のマッチドフィルタ。
4. デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行うことを特徴とする請求項２又は３記載のマッチドフィルタ。
5. １ビット５１２チップ分の４０９６個のサンプルが全てデュアルポートＲＡＭに書き込まれた後で、読み出しを開始することを特徴とする請求項４記載のマッチドフィルタ。
6. デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始することを特徴とする請求項４記載のマッチドフィルタ。
7. ５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、
   入力信号の同相成分と直交成分のそれぞれについて、
   読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、前記グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、
   前記グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、
   前記１２８個のグループの内の１６個の前記グループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、前記逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、
   前記同相成分の３２個の逆拡散積算処理回路の出力と、前記直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、
   前記３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、
   前記デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、
   １ビット５１２チップ分の４０９６個のサンプルが全て前記デュアルポートＲＡＭに書き込まれた後で、読み出しを開始し、
   読み出すグループを特定する読み出しアドレスを前記デュアルポートＲＡＭに出力するアドレス生成回路を備え、
   前記アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンを記憶しており、
   ２５６kHzのクロックで８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで前記選択された読み出しアドレスパターンに含まれる１６個のアドレスを先頭から順次出力することを特徴とするマッチドフィルタ。
8. ５１２チップ８倍オーバーサンプリングのサンプルに基づいて相関値データを出力するマッチドフィルタであって、
   入力信号の同相成分と直交成分のそれぞれについて、
   読み出し時には、書き込まれたサンプルを、３２のサンプルから成る１２８のグループに分割して、前記グループ毎に一括して書き込み速度よりも高速で順次読み出すデュアルポートＲＡＭと、
   前記グループ毎に一括して読み出されたデータをサンプル毎に分割して、３２のサンプルを一斉に出力するビット分割部と、
   前記１２８個のグループの内の１６個の前記グループから順次入力された１６個のサンプルを１ブロックとして、各サンプルをそれぞれ対応する拡散コードで順次逆拡散して、前記逆拡散結果を積算して、ブロック毎の積算値を出力する３２個の逆拡散積算処理回路とを備え、
   前記同相成分の３２個の逆拡散積算処理回路の出力と、前記直交成分の３２個の逆拡散積算処理回路の出力から、ブロック毎の絶対値を算出する３２個の絶対値算出回路と、
   前記３２個の絶対値算出回路の出力を積算して相関値データを出力する積算部とを備え、
   前記デュアルポートＲＡＭへの書き込みは、２５６kHzのクロックで行い、読み出しは４MHzのクロックで行い、
   デュアルポートＲＡＭが、書き込み開始から第４０８９番目のサンプルが書き込まれた後で読み出しを開始し、
   読み出すグループを特定する読み出しアドレスをデュアルポートＲＡＭに出力するアドレス生成回路を備え、
   前記アドレス生成回路は、０から１２７のアドレスを８アドレス毎に抽出した１６個のアドレスから成る８個の読み出しアドレスパターンに基づいて、前記各読み出しアドレスパターン毎に、前記パターンを構成する１６個のアドレスの配置を順次シフトさせて生成した１６通りの読み出しアドレスパターンを備えることにより、計１２８個の読み出しアドレスパターンを記憶しており、
   ２５６kHzのクロックで前記１２８個の読み出しアドレスパターンを順次切り替えて選択すると共に、４MHzのクロックで前記選択された読み出しアドレスパターンに含まれる１６個のアドレスを前記配列順に先頭から順次出力することを特徴とするマッチドフィルタ。
9. 各々の逆拡散積算回路に拡散コードを出力する逆拡散用符号出力処理部を備え、
   前記逆拡散用符号出力処理部は、各逆拡散積算回路毎に１６種類の拡散コードの配列順を規定する分割符号パターンを記憶しており、４MHzのクロックで、前記分割符号パターンの１６種類の拡散コードを配列順に順次選択して対応する逆拡散積算回路に出力することを特徴とする請求項７又は８記載のマッチドフィルタ。
10. グループが、サンプル処理番号で１２８番毎にサンプルが３２個抽出されて形成されるグループであることを特徴とする請求項７又は８記載のマッチドフィルタ。

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