JP2005117265A - パスサーチ回路、パスサーチ方法 - Google Patents
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Abstract
【課題】 相関器の数を減らし、回路規模の削減を図るパスサーチ回路、パスサーチ方法を提供する。
【解決手段】 受信信号と拡散コードを乗算した結果を複数の相関器7で加算し、加算結果のI成分とQ成分を2乗計算し電力値を求めるために、まずA/D変換1からのデジタル信号をRAM制御部2で拡張する。拡張した信号を同期制御部3に従ってRAM5に一度蓄積し、RAM制御部2に従って蓄積した受信信号を読み出す。RAM5からの受信信号はクロック毎に1chipのデータが出力されるため、chipレートのT倍のクロックを使用すると、入力受信信号を直接使用するより4倍のデータが相関器7に入力される。処理時間が1/Tとなるため、相関器の数を1/TとしてRAM5に蓄積された受信信号を複数回読み出すことで、ほぼ同じ処理を行える。従って、相関値の計算に要する時間の短縮と同条件での複数の相関値が計算可能になる。
【選択図】 図1
【解決手段】 受信信号と拡散コードを乗算した結果を複数の相関器7で加算し、加算結果のI成分とQ成分を2乗計算し電力値を求めるために、まずA/D変換1からのデジタル信号をRAM制御部2で拡張する。拡張した信号を同期制御部3に従ってRAM5に一度蓄積し、RAM制御部2に従って蓄積した受信信号を読み出す。RAM5からの受信信号はクロック毎に1chipのデータが出力されるため、chipレートのT倍のクロックを使用すると、入力受信信号を直接使用するより4倍のデータが相関器7に入力される。処理時間が1/Tとなるため、相関器の数を1/TとしてRAM5に蓄積された受信信号を複数回読み出すことで、ほぼ同じ処理を行える。従って、相関値の計算に要する時間の短縮と同条件での複数の相関値が計算可能になる。
【選択図】 図1
Description
本発明は、パスサーチ用相関器(コリレータ)数の削減を図るパスサーチ回路、パスサーチ方法に関する。
本発明が関するパスサーチ用相関器は、特にスペクトラム拡散通信時に、各パスの遅延等のパス情報を求める(以下、パスサーチと呼ぶ)ために、受信信号と該受信信号に対応して作成したレプリカ信号との乗算を行うことにより相関値を計算するスペクトラム拡散通信用パスサーチ回路に用いられている。
このような、スペクトラム拡散通信では、一般的に、様々な経路を通って到達する信号を受信し、これらの信号を合成することにより利得を稼ぐことができる。すなわち、1つのパスだけで信号を受信するのではなく、複数のパスで信号を受信し、これらの信号を合成することができる。
しかしながら複数のパスで信号を受信するためには、複数のパスの遅延情報を求めるために相関値の計算を複数実行する必要がある。この要請に応えるために、一般的に、マッチドフィルタ(MF)やスライディングコリレータ(SC)が提案されている。
この手法は、受信信号をRAMに蓄積するという構成を有していない。このため、1chipに一度の拡散しか行えないため処理時間がかかり、一定の時間内に処理を行うためには相関器の数が増大する。その結果、回路規模が増えるという欠点がある。
さらには、複数回の処理を実行する上で逆拡散する受信信号が異なるため、パスの環境が激しく変化するフェージング環境下において等価の比較ができないという問題もある。
特許文献1に記載の公開技術はマッチドフィルタやスライディングコリレータに関する問題点を鑑みて回路規模を小さくし、消費電力を低減することを図ったものである。特許文献1では、スペクトラム拡散された受信信号をA/D変換してデータメモリ部にシンボル単位で蓄積しておき、データ速度を変換し、高速MFで積和演算処理を高速に行って相関出力を得るスペクトラム拡散通信用相関回路について記載されている。
特開2000−244378号公報
しかし、特許文献1に記載の技術では、複数のデータメモリからデータを読み出しており、複数のセクタ処理を行う場合でも複数のデータメモリを必要とする。またセクタ毎にデータメモリへ数シンボル分のデータを書き込む必要がある。回路規模を抑えたいというのであればデータメモリは単数の方が有用であり、相関値出力を短時間で行いたいというのであればセクタ処理は1回で済ませたいところである。
以上より本発明の主な目的はRAMに受信信号を蓄え、高速に読み出すことにより相関器の数を減らし、回路規模の削減を図るパスサーチ回路、パスサーチ方法を提供することにある。
上記目的を達成するため、請求項1に記載の発明は、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算手段を有するパスサーチ回路であって、前記演算手段による該相関値の計算が行われる前に、一度受信信号を蓄積する蓄積手段を有することを特徴とする。
請求項2に記載の発明は、請求項1に記載のパスサーチ回路において、受信信号をデジタル信号に変換するA/D変換手段と、前記A/D変換手段より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御手段を有することを特徴とする。
請求項3に記載の発明は、請求項2に記載のパスサーチ回路において、前記蓄積制御手段の書き込み動作の同期制御を行う同期制御手段を有することを特徴とする。
請求項4に記載の発明は、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算工程を有するパスサーチ回路におけるパスサーチ方法であって、前記演算工程による該相関値の計算が行われる前に、一度受信信号を蓄積手段に蓄積する蓄積工程を有することを特徴とする。
請求項5に記載の発明は、請求項4に記載のパスサーチ方法において、受信信号をデジタル信号に変換するA/D変換工程と、前記A/D変換工程より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御工程を有することを特徴とする。
請求項6に記載の発明は、請求項5に記載のパスサーチ方法において、前記蓄積制御工程の書き込み動作の同期制御を行う同期制御工程を有することを特徴とする。
本発明によれば、受信信号を一度蓄積し、再度読み出す動作を行い、相関値を計算に要する時間の短縮と同条件での複数の相関値を計算可能にするので、相関器の数を減らし、回路規模の削減を実現できる。
以下、本発明を実施するための最良の形態を図面を参照して説明する。なお、本実施形態は本発明の好適な実施の一例であり、本発明の実施形態は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能である。
<特徴>
本実施形態では、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成したレプリカ信号との乗算を行うことにより相関値を計算するスペクトラム拡散通信用パスサーチ回路において相関値を計算するときに受信信号を直接使用するのではなく、一度RAMに受信信号を蓄積することを特徴としている。
本実施形態では、スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成したレプリカ信号との乗算を行うことにより相関値を計算するスペクトラム拡散通信用パスサーチ回路において相関値を計算するときに受信信号を直接使用するのではなく、一度RAMに受信信号を蓄積することを特徴としている。
図1に、本発明によるパスサーチ回路構成を示すように、受信信号と拡散コードを乗算した結果を複数の相関器7で加算する。加算結果のI成分とQ成分を2乗計算し電力値を求める。
本実施形態に従って、A/D変換1から出力される16Bitのデジタル信号をRAM制御部2で32bit幅に拡張する。拡張された信号を同期制御部3に従ってRAM5に一度蓄積し、RAM制御部2に従って蓄積した受信信号を読み出す機能を設けている。
RAM5から出力される受信信号はクロック毎に1chipのデータが出力されるため、chipレートのT倍のクロックを使用すると、入力受信信号を直接使用するより4倍のデータが相関器7に入力される。処理時間が1/Tとなるため、相関器の数を1/TとしてRAM5に蓄積された受信信号を複数回読み出すことにより、ほぼ同じ処理を行うことができる。従って、相関値の計算に要する時間の短縮と同条件での複数の相関値を計算することが可能になる。以下、上記特徴を踏まえた実施形態の詳細を説明する。
<第1の実施形態の構成>
図1を参照すると、本発明の一実施形態としての回路構成が示されている。本構成は3.84MHzの入力データに対して、8倍の30.72MHzのクロックで動作しているものとする。また、3.84MHzの入力データに対し、2倍のサンプリングデータポイント(7.68MHz)での処理を行うものとする。本構成は、受信信号を蓄積するためのRAM5を有する。アナログ受信信号はA/D変換器1に供給され、デジタル出力される。その出力は、RAM制御部2で処理され、16bitの受信信号を32bitに拡張される。
図1を参照すると、本発明の一実施形態としての回路構成が示されている。本構成は3.84MHzの入力データに対して、8倍の30.72MHzのクロックで動作しているものとする。また、3.84MHzの入力データに対し、2倍のサンプリングデータポイント(7.68MHz)での処理を行うものとする。本構成は、受信信号を蓄積するためのRAM5を有する。アナログ受信信号はA/D変換器1に供給され、デジタル出力される。その出力は、RAM制御部2で処理され、16bitの受信信号を32bitに拡張される。
32bitに拡張された処理データに対し、本実施形態に従って設けられたRAM5に供給されたデータは同期制御部3のタイミングにしたがってRAM5に書き込まれる。RAM5には、同相加算を行う長さ(以降、同相加算数と省略)および同期検索幅(以降、窓幅と省略)分のデータが書き込まれる。
図1のRAM制御部2は、図2のように構成されている。本図において、デジタル出力された受信信号は、フリップフロップ(F/F)20、21、22、23でデータがシフトされる。1クロックおきにサンプルしたデータ(F/F20の入力データとF/F23の出力データ)を32bit幅でRAM5に蓄積するため、8クロックに一度RAM5に書き込まれ、アドレスがインクリメントされる。指定された長さの受信信号をRAM5に蓄積すると、RAM5から受信信号を読み出す。読み出し時にアドレスを毎クロックインクリメントすることでクロック毎に1chip(2sample)のデータが読み出される。なお、インクリメントするアドレスはアドレス・制御信号生成部27により生成される。
かくして得られたデータは同相加算部6に供給され、拡散コード生成部4から同期制御部3に従って生成される拡散コードにより逆拡散される。同相加算部6には同相加算器7(以下、コリレータ7)がm個(7_0、7_1、…、7_m−2、7_m−1)存在する。各コリレータにはRAM制御部2から供給される受信信号と拡散コード生成部4から供給される拡散コードが入力される。受信信号(32bit)は、コリレータ7_m(m=2n(nは整数))には下位側16bit、コリレータ7_m(m=2n+1(nは整数))には上位側16bitに分けて供給される。
拡散率(SF)=O、同相加算数=P、検索範囲=Q、検索間隔(OSR)=2と仮定すると、受信信号を受信信号蓄積用RAM5にWriteするのは(O*P+Q)*2となり、受信信号蓄積用RAM5はO*P+Q word必要となる。
図3を参照すると、図1の7_m(mは整数)コリレータは以下のように構成されている。すなわち、受信信号と拡散コードをchip毎に乗算し加算するものである。
デジタル出力されたクロック毎の信号をR0 、R1 、…Rk*8-2 、Rk*8-1 (k=(O*P+Q))、拡散コード生成部4から出力される拡散コードをC0 、C1 、C2 、…Ck-2 、Ck-1 とする。これらを乗算して加算した結果は(Im ,Qm )=R0 ・C0 +R8 ・C1 +…+Rk*8-1 ・Ck-1 となり、各コリレータに収められた相関値データをP/S変換8でシリアルデータを出力し、電力計算部9で電力を求めるとPm =Im 2*Qm 2となる。このPm をプロファイル用RAM11への書き込み、読み出しを繰り返しながら累積加算部10で複数回加算(Qm =Pm +Qm )する。複数回加算するのはプロファイルの精度を高めるためであり、累積加算結果Qm がパス情報となる。このパス情報の中から閾値を超えた値がパスのタイミングとなる。
なお、図1のA/D変換1は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。
また、図1の拡散コード生成部4は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。
また、図1の拡散コード生成部4は、当業者にとってよく知られており、また本実施形態とは直接関係しないので、その詳細な構成は省略する。
<第1の実施形態の動作>
以下、第1の実施形態の動作につき説明する。まず、受信信号の蓄積、読み出しフローについて図4を用いて説明する。
デジタル出力された信号を対象symbol数+窓幅分受信信号蓄積RAM5に格納する(T0−T1)。その後蓄積したデータを読み出し、逆拡散を行う。読み出し動作は、クロック毎に1chipのデータが出力されるため読み出し時間は蓄積時の1/8となる(T1−T2、T2−T3、…)。複数回繰り返すことにより処理時間の短縮となる。
以下、第1の実施形態の動作につき説明する。まず、受信信号の蓄積、読み出しフローについて図4を用いて説明する。
デジタル出力された信号を対象symbol数+窓幅分受信信号蓄積RAM5に格納する(T0−T1)。その後蓄積したデータを読み出し、逆拡散を行う。読み出し動作は、クロック毎に1chipのデータが出力されるため読み出し時間は蓄積時の1/8となる(T1−T2、T2−T3、…)。複数回繰り返すことにより処理時間の短縮となる。
受信信号蓄積の動作ついて図5のタイミング図を用いて説明する。まず、デジタル出力された受信信号をCLOCKでデータタイミングをシフトする。データを4sample毎にRAM5に蓄積するためRXIQ(16bit)とRXIQ4(16bit)を連結しbit幅を32bitに拡張した信号RAMDBI(32bit)を生成する。RAMDBIはRAM5への入力データ信号に使用される。32bitに拡張するのはRXIQ(16bit)とRXIQ4(16bit)は同じタイミングで逆拡散を行えるため1タイミングの拡散コードデータで2タイミングの逆拡散を行うことができ、処理の高速化を実現することができるためである。
一方受信信号の読み出し動作については、図6のタイミング図にしたがって、実行される。すなわち、RAM5から32bitの信号が出力される。上位16bitと下位16bitの受信信号は同chipのデータであり、1クロックに1chipの逆拡散を行うことが可能となる。逆拡散されたデータは指定長さ分の同相加算を行い、同相加算結果をP/S変換部8でシリアルに出力され、出力データは電力計算部9で同相加算結果を2乗計算し受信電力を計算する。電力計算結果は、プロファイルRAM11への書き込み、読み出し動作を繰り返しながら累積加算部10で累積加算を行う。
以上の動作を行うことによりRAM11にパスの遅延情報(遅延プロファイル)が作成される。
<効果>
このように、受信信号をRAM5に一度蓄積し、再度読み出すことにより図7に示している受信信号を直接逆拡散する場合に比べて処理を高速に行うことが可能である。図7では複数回処理を実行する毎に、逆拡散範囲の処理時間Y(T0−T1)が必要となる。S回繰り返すと、図4ではY+Y*S/8となるのに対し、図7ではY*Sとなるため、S≧2の条件で処理時間の短縮が可能となる。
このように、受信信号をRAM5に一度蓄積し、再度読み出すことにより図7に示している受信信号を直接逆拡散する場合に比べて処理を高速に行うことが可能である。図7では複数回処理を実行する毎に、逆拡散範囲の処理時間Y(T0−T1)が必要となる。S回繰り返すと、図4ではY+Y*S/8となるのに対し、図7ではY*Sとなるため、S≧2の条件で処理時間の短縮が可能となる。
本実施形態では処理時間を高速化することによってある一定時間での処理量が増加されるため、受信信号を直接逆拡散する場合と比較して同じ処理量の逆拡散を行う場合にコリレータ数を大幅に削減することが可能であり、回路規模の削減につながる。
従って、LSIのチップ面積が小さくなり端末を小型化することができる。さらには、本実施形態では、RAM5から繰り返し受信信号を読み出すことにより複数の基地局からの受信信号を同条件の受信信号を用いて遅延情報を作成することができる。
なお、上記実施形態では、更なる高速化をする方法としてクロック周波数をZ倍としてもよい。Z倍すると動作時間が1/Zとなるため、同程度の処理を行うのであればコリレータ数は1/Zにすることができる。ただし、受信信号をシフトする段数を増やす必要がある。
<第2の実施形態>
本発明の第2の実施形態として、その基本的構成は第1の実施形態の通りであるが、複数の基地局からのパス遅延情報の算出についてさらに工夫している。その構成は図1と同じであり、異なる点はプロファイルRAM11の容量と、RAM制御部2の制御方法が異なる。
本発明の第2の実施形態として、その基本的構成は第1の実施形態の通りであるが、複数の基地局からのパス遅延情報の算出についてさらに工夫している。その構成は図1と同じであり、異なる点はプロファイルRAM11の容量と、RAM制御部2の制御方法が異なる。
異なる基地局間では互いにデータタイミングが異なるため、受信信号を蓄積する範囲と、蓄積した信号を読み出す開始位置を工夫する。逆拡散を行うのはsymbol単位で行うと、異なる基地局間でsymbolタイミングは最大1symbol異なる。そのため蓄積する範囲は上記第1の実施形態にて、+1symbolの区間が必要である。
また、蓄積したデータを読み出す場合には、RAM5を蓄積開始した時間とそこから最短のsymbolタイミングが対象基地局の読み出し開始アドレスとなる。RAM5を蓄積開始した時間と対象基地局のタイミング差を算出する機能が必要となる。読み出し開始アドレスから、逆拡散対象範囲の受信信号を読み出し、対象基地局の拡散コードで逆拡散を行う。以後は上記第1の実施形態と同様に電力計算結果を基地局毎に分けられた格納領域に格納し、累積加算を行うことで複数基地局のパス遅延情報を算出する。
このように、本実施形態では、コリレータの数を増やすことなく、RAM5の容量を大きくすることで複数基地局のパス遅延情報を算出することができる。
また、同じ受信信号を用いて複数基地局のパス遅延情報を算出することができるという効果が得られる。
<第3の実施形態>
上記第1、2の実施形態では、1chipに対して2点のデータをサンプリングしているが、4点サンプリングする場合は受信信号を上記第1、2の実施形態より更にシフトすることと、受信信号蓄積用RAM5のデータバス幅を64bitにするもしくは32bitのRAMを2つ使用することによって行うことができる。サンプリング間隔が倍になるため、上記第1、2の実施形態と同じ窓幅のパス遅延情報を算出するためにはプロファイルRAM11の容量は、上記第1、2の実施形態の倍必要になる。
上記第1、2の実施形態では、1chipに対して2点のデータをサンプリングしているが、4点サンプリングする場合は受信信号を上記第1、2の実施形態より更にシフトすることと、受信信号蓄積用RAM5のデータバス幅を64bitにするもしくは32bitのRAMを2つ使用することによって行うことができる。サンプリング間隔が倍になるため、上記第1、2の実施形態と同じ窓幅のパス遅延情報を算出するためにはプロファイルRAM11の容量は、上記第1、2の実施形態の倍必要になる。
そのための構成を、第3の実施形態として図8に示す。本構成では、受信信号を上記実施例より1クロック余分にデータをシフトし、chip内の4点をRAM5の1アドレスに同時に格納する。RAM5への書き込みは8クロックに1回行われる。読み出しは上記第1、2の実施形態と同様にクロック毎に行われる。
従って、この第3の実施形態を用いた場合、受信信号蓄積の動作のタイミング図は図9のようになる。読み出し動作タイミングは上記第1、2の実施形態と同様であるため、1つのコードタイミングに対して4点の逆拡散を行うこととなる。読み出しを繰り返すことにより、コリレータを増やすこと無く精度の高いパス遅延情報を算出することができる。
このように、第3の実施形態では、さらに、2点サンプリングと4点サンプリングの切り替え制御機能と窓幅変更制御を追加することにより、ある特定タイミング周辺のパス遅延情報を高精度に求めることが可能となる。
1 A/D変換器
2 RAM制御部
3 同期制御部
4 拡散コード生成部
5 受信信号蓄積用RAM
6 同相加算部
7_m コリレータ
8 P/S変換
9 電力計算部
10 累積加算部
11 プロファイルRAM
2 RAM制御部
3 同期制御部
4 拡散コード生成部
5 受信信号蓄積用RAM
6 同相加算部
7_m コリレータ
8 P/S変換
9 電力計算部
10 累積加算部
11 プロファイルRAM
Claims (6)
- スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算手段を有するパスサーチ回路であって、
前記演算手段による該相関値の計算が行われる前に、一度受信信号を蓄積する蓄積手段を有することを特徴とするパスサーチ回路。 - 受信信号をデジタル信号に変換するA/D変換手段と、
前記A/D変換手段より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御手段を有することを特徴とする請求項1に記載のパスサーチ回路。 - 前記蓄積制御手段の書き込み動作の同期制御を行う同期制御手段を有することを特徴とする請求項2に記載のパスサーチ回路。
- スペクトラム拡散通信時に、各パスの遅延等のパス情報を求めるために、受信信号と該受信信号に対応して作成した拡散コードとの乗算を行うことにより相関値を計算する演算工程を有するパスサーチ回路におけるパスサーチ方法であって、
前記演算工程による該相関値の計算が行われる前に、一度受信信号を蓄積手段に蓄積する蓄積工程を有することを特徴とするパスサーチ方法。 - 受信信号をデジタル信号に変換するA/D変換工程と、
前記A/D変換工程より出力された受信信号を拡張するための拡張動作、拡張した受信信号を前記蓄積手段に書き込むための書き込み動作および前記蓄積手段に書き込まれた受信信号を読み出すための読み出し動作を行う蓄積制御工程を有することを特徴とする請求項4に記載のパスサーチ方法。 - 前記蓄積制御工程の書き込み動作の同期制御を行う同期制御工程を有することを特徴とする請求項5に記載のパスサーチ方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116578A (ja) * | 2005-10-24 | 2007-05-10 | Sony Corp | 衛星信号受信装置および衛星信号受信方法 |
JP2009503993A (ja) * | 2005-07-26 | 2009-01-29 | トムソン ライセンシング | メモリ・アーキテクチャを用いたプライマリ・セルサーチのための相関器 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009503993A (ja) * | 2005-07-26 | 2009-01-29 | トムソン ライセンシング | メモリ・アーキテクチャを用いたプライマリ・セルサーチのための相関器 |
JP4829968B2 (ja) * | 2005-07-26 | 2011-12-07 | トムソン ライセンシング | メモリ・アーキテクチャを用いたプライマリ・セルサーチのための相関器 |
US8134981B2 (en) | 2005-07-26 | 2012-03-13 | Thomson Licensing | Correlator for primary cell search using memory architecture |
JP2007116578A (ja) * | 2005-10-24 | 2007-05-10 | Sony Corp | 衛星信号受信装置および衛星信号受信方法 |
US8144751B2 (en) | 2005-10-24 | 2012-03-27 | Sony Corporation | Satellite signal receiver apparatus and satellite signal reception method |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061114 |