JPH10107594A

JPH10107594A - 疑似ランダム符号発生装置、スライディング相関器、及びレイク受信装置

Info

Publication number: JPH10107594A
Application number: JP8259358A
Authority: JP
Inventors: Kenji Horiguchi; 健治堀口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】長大な周期のＭ系列信号を発生する疑似ラン
ダム符号発生装置を、小規模の回路構成で実現する。【解決手段】ＥＯＲ演算回路４０において、ＡＮＤ回
路４１₁〜４１₃₂はＰＮ符号発生器１０の出力信号Ｓ１
０₁〜Ｓ１０₃₂と位相情報制御信号ＵＰで決定された位
相情報発生器２０の出力信号Ｓ２０₁〜Ｓ２０₃₂との論
理積をそれぞれ取る。ＥＯＲ素子４２は、ＡＮＤ回路４
１₁〜４１₃₂の出力信号Ｓ４１₁〜Ｓ４１₃₂の排他的論
理和を取り、位相情報発生器２０で決定される時間だけ
基準PN符号よりも位相がずれたPN符号Ｓ４０を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｍ系列を用いた疑
似ランダム符号（以下、ＰＮ符号という）を発生する疑
似ランダム符号発生装置とその応用に関するものであ
り、基準Ｍ系列ＰＮ符号に対して時間的に任意のチップ
数ずれたＭ系列ＰＮ符号を発生するＰＮ符号発生装置、
該ＰＮ符号発生装置を用いたスライディング相関器、及
び該スライディング相関器を用いたレイク受信装置に関
するものである。

【０００２】

【従来の技術】ＰＮ符号を発生する方法の中で相関技術
に利用される周期的なものとしてＭ系列（Maximum leng
th sequence 、最大長周期系列）信号があり、受信信号
と相関がとれた場合の相関関数がデルタ関数に近いとい
う特長がある。PN符号を移動体通信に利用したものに、
スペクトル直接拡散通信を利用した符号分割多元接続
（Code Devision Multiple Access 、以下CDMAという）
方式がある。CDMA方式では、マルチパス対策技術として
受信波を逆拡散により拡散符号の符号単位で時間的に分
離して合成するレイク受信方式が適用できる。レイク受
信方式では、マルチパス信号中からパワーの大きいパス
をいくつか選び、独立に追従及び復調動作をさせる技術
が必須である。この技術は、時間的に任意の時間（個
数) ずれたPN符号を発生し、このPN符号で受信波を逆拡
散してパワーの大きいパスを探し出し、逆拡散によるマ
ルチパス復調動作を実現するものである。

【０００３】図２は、従来のPN符号発生装置の構成図で
ある。このPN符号発生装置は、カウンタ１とPN相対アド
レスレジスタ２と加算器３とPN符号ＲＯＭ（リードオン
リメモリ）４とを備えている。カウンタ１には、クロッ
クＣＬＫが入力されるようになっている。カウンタ１の
出力側は加算器３の第１の入力側に接続され、PN相対ア
ドレスレジスタ２が加算器３の第２の入力側に接続され
ている。加算器３の出力側は、PN符号ＲＯＭ４の入力側
に接続されている。PN符号ＲＯＭ４の出力側からは、PN
符号ＯＵＴが出力されるようになっている。このPN符号
発生装置では、クロックCLK によりカウンタ１を動作さ
せて連続的なアドレスＳ１を発生させる。又、PN相対ア
ドレスレジスタ２には、このアドレスＳ１に対して位相
をずらすための移相値（例えば、１ビット位相をずらす
とすると“１”）Ｓ２が蓄えられている。そして、加算
器３においてアドレスＳ１と移相値Ｓ２との加算演算が
行われ、アドレスＳ１よりも時間的に移相値Ｓ２の分だ
けずれたアドレスＳ３が発生する。このアドレスＳ３
は、該アドレスＳ３に対応したPN符号が格納されたPN符
号ＲＯＭ（リードオンリメモリ）４にアドレスとして入
力される。このアドレスＳ３の値を変えることにより、
アドレスＳ１から移相値Ｓ２に対応した時間だけずれた
PN符号ＯＵＴを発生させることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
図２のPN符号発生装置では、次のような課題があった。
Ｍ系列のPN符号をＮビットのシフトレジスタを用いて発
生させるとすると、周期が（２^N−１）ビットになる。
ところが、レイク受信装置では、例えばＮ＝32等の長い
周期のPN符号を用いる場合、膨大なPN符号をPN符号ＲＯ
Ｍ４に格納しなければならない。そのため、このPN符号
ＲＯＭ４をＬＳＩ（大規模集積回路）化する場合、チッ
プ面積が大きくなるという問題があり、経済的なＬＳＩ
化が困難であった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、基準のＭ系列信号で
構成された第１のPN符号の位相を任意の位相ずらした第
２のPN符号を発生するPN符号発生装置において、次のよ
うな手段を設けている。即ち、データ入力端子に与えら
れた第１のデータを第１のクロックに同期してラッチす
る第１のＮ段（Ｎ；２以上の整数）のフリップフロップ
と、該第１のＮ段のフリップフロップのうちの所定のフ
リップフロップの出力データと最終段のフリップフロッ
プの出力データとの排他的論理和をとる１つ又は複数の
第１の排他的論理和回路とを有し、該各フリップフロッ
プに前段のフリップフロップ又は該排他的論理和回路の
出力データをそれぞれラッチさせるシフト動作を該クロ
ックに同期して繰り返し、周期が（２^N−１）チップで
巡回する所定の生成多項式に基づいた第１の疑似ランダ
ム符号を発生する疑似ランダム符号発生器と、データ入
力端子に与えられた第２のデータを第２のクロックに同
期してラッチする第２のＮ段のフリップフロップと、該
第２のＮ段のフリップフロップのうちの所定のフリップ
フロップの出力データと最終段のフリップフロップの出
力データとの排他的論理和を初段のフリップフロップの
データ入力端子に与える１つ又は複数の第２の排他的論
理和回路とを有し、該各フリップフロップに前段のフリ
ップフロップの出力データをラッチさせるラッチ動作を
該第２のクロックに同期して行い、周期が（２^N−１）
チップで巡回する前記所定の生成多項式に基づいた疑似
ランダム符号を用いた位相情報符号を発生する位相情報
符号発生器とを設けている。更に、前記第１のＮ段のフ
リップフロップの各出力データと前記第２のＮ段のフリ
ップフロップの各出力データとの論理積演算をそれぞれ
行い、該論理積演算した結果の排他的論理和をとって前
記第１の疑似ランダム符号よりも任意のチップ数位相が
進んでいるか又は遅れている前記第２の疑似ランダム符
号を出力する演算回路を設けている。

【０００６】この第１の発明によれば、以上のようにPN
符号発生装置を構成したので、第１のＮ段のフリップフ
ロップから第１のクロックに同期して所定の生成多項式
に基づいた各出力データが出力される。一方、第２のＮ
段のフリップフロップから第２のクロックに同期して前
記所定の生成多項式に基づいた各出力データが出力され
る。第２のPN符号は、第１のＮ段のフリップフロップの
各出力データと前記第２のＮ段のフリップフロップの各
出力データとの線形和として表される。前記第２のＮ段
のフリップフロップの各出力データは、第２のクロック
により任意のチップ数位相が進んでいるか又は遅れてい
るデータに変化するので、第１のPN符号よりも任意のチ
ップ数位相が進んでいるか又は遅れている第２のPN符号
が生成される。従って、前記課題を解決できるのであ
る。

【０００７】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すPN符号発生装置
の構成図である。このPN符号発生装置は、PN符号発生器
１０と位相情報発生器２０とレジスタ３０と排他的演算
回路（以下、ＥＯＲ演算回路という）４０とを備えてい
る。PN符号発生器１０のクロック入力端子には、第１の
クロックCLK が入力されている。PN符号発生器１０はＭ
系列のPN符号発生回路であり、クロックCLK に同期した
ｎビットのシフトレジスタのシフト動作とｍ個の各ＥＯ
Ｒ演算素子により、現時刻におけるシフトレジスタの値
から次の時刻のシフトレジスタの値を決定し、この値Ｓ
１０_i（ｉ＝１〜ｎ）によりPN符号の時系列を出力する
機能を有している。ＰＮ符号発生器１０の出力側はＥＯ
Ｒ演算器４０の第１の入力側に接続されている。

【０００８】位相情報発生器２０は第２のクロックであ
る位相情報制御信号ＵＰを入力し、位相情報制御信号Ｕ
Ｐに同期したｎビットのシフトレジスタのシフト動作と
ｍ個の各EOR 演算素子により、現時刻におけるシフトレ
ジスタの値から次の時刻におけるシフトレジスタの値Ｓ
２０_i（ｉ＝１〜ｎ）を決定する機能を有している。位
相情報発生器２０の出力側は、ＥＯＲ演算器４０の第２
の入力側に接続されている。レジスタ１４は、位相情報
発生器２０の初期値を保持する機能を有している。レジ
スタ１４は、位相情報発生器２０に接続されている。Ｅ
ＯＲ演算器４０は、値Ｓ１０_iと値Ｓ２０_iとを入力
し、基準PN符号からｋビットずれた時系列のPN符号Ｓ４
０を生成する機能を有している。ＰＮ符号発生器１０の
構成は、例えばＣＲＣで用いられている次式（１）に示
す生成多項式Ｐ（ｘ）による除算回路により構成するこ
とができる。Ｐ（ｘ）＝ａ_nｘⁿ＋ａ_n-1ｘ^n-1＋…＋ａ₁ｘ＋１・・・（１）但し、ａ_i（ｉ＝１〜ｎ）は、０又は１を表す。

【０００９】図３は、図１中のPN符号発生器１０の一例
を示す構成図である。このＰＮ符号発生器１０の生成多
項式Ｐ（ｘ）は、次式（２）で示される。Ｐ（ｘ）＝ｘ³²＋ｘ²²＋ｘ²＋ｘ＋１・・・（２）このＰＮ符号発生器１０は、３２個のフリップフロップ
（以下、ＦＦという）１１_i（ｉ＝１〜３２）と３個の
ＥＯＲ素子１２₁〜１２₃とで構成されている。ＦＦ
１１₁の出力端子は、ＥＯＲ素子１２₁の第１の入力端
子に接続されている。ＥＯＲ素子１２₁の出力端子は、
ＦＦ１１₂のデータ入力端子に接続されている。ＦＦ１
１₂の出力端子は、ＥＯＲ素子１２₂の第１の入力端子
に接続されている。ＥＯＲ素子１２₂の出力端子は、Ｆ
Ｆ１１₃のデータ入力端子に接続されている。ＦＦ１１
_i（ｉ＝３〜２１）の出力端子は、ＦＦ１１_i+1の入力
端子に接続されている。ＦＦ１１₂₂の出力端子は、ＥＯ
Ｒ素子１２₃の第１の入力端子に接続されている。ＥＯ
Ｒ素子１２₃の出力端子は、ＦＦ１１₂₃の入力端子に接
続されている。ＦＦ１１_i（ｉ＝２３〜３１）の出力端
子は、ＦＦ１１_i+1の入力端子に接続されている。ＦＦ
１１₃₂の出力端子は、ＦＦ１１₁の入力端子及びＥＯＲ
素子１２₁〜１２₃の第２の入力端子に接続されてい
る。

【００１０】ＦＦ１１₁〜１１₃₂の各クロック入力端子
には、クロックＣＬＫが入力されるようになっている。
ＦＦ１１₁〜１１₃₂の各出力端子からは、各出力信号Ｓ
１０₁〜Ｓ１０₃₂が出力されるようになっている。この
ＰＮ符号発生器１０では、ある時刻ｔ₀におけるＦＦ１
１_i（ｉ＝１〜３２）の値を｛Ｄ₀₁，Ｄ₀₂，…，
Ｄ₀₃₂｝、次の時刻ｔ₁におけるＦＦ１１_i（ｉ＝１〜
３２）の出力データを｛Ｄ₁₁，…，Ｄ₁₃₂｝とすると、
次式（３）に従ってＦＦ１１_iの出力データを決定し、
クロックＣＬＫに同期して、基準ＰＮ符号ＰＮ１をＦＦ
１１₃₂から出力する。Ｄ₁₁＝Ｄ₀₃₂ Ｄ₁₂＝Ｄ₀₁＋Ｄ₀₃₂ Ｄ₁₃＝Ｄ₀₂＋Ｄ₀₃₂ Ｄ_1i＝Ｄ_0i-1（ｉ＝４〜２２）Ｄ₁₂₃＝Ｄ₀₂₂＋Ｄ₀₃₂ Ｄ_1i＝Ｄ_0i-1（ｉ＝２４〜３２）・・・（３）図４は、図１中の位相情報発生器２０の構成図である。

【００１１】位相情報発生器２０の生成多項式も、PN符
号発生器１０と同様に式（２）で示される。この位相情
報発生器２０は、３２個のＦＦ２１_i（ｉ＝１〜３２）
と３個のＥＯＲ素子２２₁〜２２₃とで構成されてい
る。ＦＦ２１_i（ｉ＝１〜３１）の出力端子は、ＦＦ２
１_i+1の入力端子に接続されている。又、ＦＦ２１₁の
出力端子は、ＥＯＲ素子２２₁の第１の入力端子にも接
続されている。ＦＦ２１₂の出力端子は、ＥＯＲ素子２
２₂の第１の入力端子にも接続されている。ＦＦ２１₂₂
の出力端子は、ＥＯＲ素子２２₃の第１の入力端子にも
接続されている。ＦＦ２１₃₂の出力端子は、ＥＯＲ素子
２２₃の第２の入力端子に接続されている。ＥＯＲ素子
２２₃の出力端子は、ＥＯＲ素子２２₂の第２の入力端
子に接続されている。ＥＯＲ素子２２₂の出力端子は、
ＥＯＲ素子２２₁の第２の入力端子に接続されている。
ＥＯＲ素子２２₁の出力端子は、ＦＦ２１₁のデータ入
力端子に接続されている。ＦＦ２１₁〜２１₃₂の各クロ
ック入力端子には、位相情報制御信号ＵＰが入力される
ようになっている。ＦＦ２１₁〜２１₃₂の各出力端子か
らは、各出力信号Ｓ２０₁〜Ｓ２０₃₂がそれぞれ出力さ
れるようになっている。

【００１２】この位相情報発生器２０では、ＦＦ２１_i
（ｉ＝１〜３２）で構成されたシフトレジスタの位相情
報制御信号UPに同期したシフト動作と３個の各EOR 演算
素子により、現時刻におけるシフトレジスタの値から次
の時刻の値におけるシフトレジスタの値を決定し、この
値により位相情報Ｓ２０₁〜Ｓ２０₃₂を出力する。図１
中のレジスタ３０は、位相情報発生器２０のＦＦ２１₁
〜２１₃₂に対する初期値を決定するレジスタであり、Ｆ
Ｆ２１₁〜２１₃₂の個数に等しいビット数のレジスタで
ある。必要に応じてレジスタ３０に書き込まれている内
容が位相情報発生器２０のＦＦ２１₁〜２１₃₂に書き込
まれる。尚、図１及び図４には、書き込むための制御信
号は図示されていない。通常、レジスタ３０の値は全て
のビットにおいて“１”であり、動作を開始する前に１
度だけ位相情報発生器２０のＦＦ２１₁〜２１₃₂に書き
込まれる。この値が基準PN信号を発生するための初期情
報になる。この後、位相情報発生器２０に位相情報制御
信号UPを与える度に、位相情報発生器のＦＦ２１₁〜２
１₃₂の内容が更新され、位相情報制御信号UPを与える前
の現時刻から１チップ遅れた位相情報Ｓ２０_iが発生す
る。

【００１３】図５は、図１中の位相情報発生器２０の他
の例を示す構成図であり、図４中の要素と共通の要素に
は共通の符号が付されている。この位相情報発生器の生
成多項式も、PN符号発生器１０と同様に式（２）で示さ
れる。この位相情報発生器では、ＦＦ２１_i（ｉ＝３２
〜２）の出力端子は、ＦＦ２１_i-1の入力端子に接続さ
れている。又、ＦＦ２１₂₃の出力端子は、ＥＯＲ素子２
２₃の第１の入力端子にも接続されている。ＦＦ２１₃
の出力端子は、ＥＯＲ素子２２₂の第１の入力端子にも
接続されている。ＦＦ２１₂の出力端子は、ＥＯＲ素子
２２₁の第１の入力端子にも接続されている。ＦＦ２１
₁の出力端子は、ＥＯＲ素子２２₁の第２の入力端子に
接続されている。ＥＯＲ素子２２₁の出力端子は、ＥＯ
Ｒ素子２２₂の第２の入力端子に接続されている。ＥＯ
Ｒ素子２２₂の出力端子は、ＥＯＲ素子２２₃の第２の
入力端子に接続されている。ＥＯＲ素子２２₃の出力端
子は、ＦＦ２１₃₂のデータ入力端子に接続されている。
ＦＦ２１₃₂〜２１₁の各クロック入力端子には、位相情
報制御信号ＵＰが入力されるようになっている。ＦＦ２
１₃₂〜２１₁の各出力端子からは、各出力信号Ｓ２０₃₂
〜Ｓ２０₁がそれぞれ出力されるようになっている。こ
の位相情報発生器２０では、位相情報制御信号ＵＰを１
個与える毎に現在のＦＦ２１₃₂〜２１₁の出力信号で決
定されるPN符号から１チップ進んだ位相情報Ｓ２０₃₂〜
Ｓ２０₁が発生する。

【００１４】図６は、図１中のＥＯＲ演算回路４０の構
成図である。このＥＯＲ演算回路４０は、２入力ＡＮＤ
回路４１₁〜４１₃₂を有している。ＡＮＤ回路４１₁〜
４１₃₂の各第１の入力端子には、ＰＮ符号発生器１０の
出力信号Ｓ１０₁〜Ｓ１０₃₂がそれぞれ入力されるよう
になっている。又、ＡＮＤ回路４１₁〜４１₃₂の各第２
の入力端子には、位相情報発生器２０の出力信号Ｓ２０
₁〜Ｓ２０₃₂がそれぞれ入力されるようになっている。
ＡＮＤ回路４１₁〜４１₃₂の各出力端子は、３２入力Ｅ
ＯＲ素子４２の各入力端子にそれぞれ接続されている。
ＥＯＲ素子４２からは、第２のＰＮ符号Ｓ４０が出力さ
れるようになっている。

【００１５】図７は、図１の動作を説明するためのタイ
ムチャートであり、横軸に時間がとられている。この図
を参照しつつ、図１の動作を説明する。基準PN符号は、
PN符号発生器１０から発生するどの位置からでもよい
が、ここでは、位相情報発生器２０の出力信号Ｓ２０_i
（ｉ＝１〜ｎ）が全て“１”の時、ＥＯＲ演算回路４０
から発生するPN符号Ｓ４０を基準PN符号と呼ぶことにす
る。ＥＯＲ演算回路４０において、ＡＮＤ回路４１₁〜
４１₃₂はＰＮ符号発生器１０の出力信号Ｓ１０₁〜Ｓ１
０₃₂と位相情報制御信号ＵＰで決定された位相情報発生
器２０の出力信号Ｓ２０₁〜Ｓ２０₃₂との論理積をそれ
ぞれ取る。ＥＯＲ素子４２は、ＡＮＤ回路４１₁〜４１
₃₂の出力信号Ｓ４１₁〜Ｓ４１₃₂の排他的論理和を取
り、位相情報発生器２０で決定されるチップ数だけ基準
PN符号よりも位相がずれたPN符号Ｓ４０を出力する。

【００１６】以上のように、この第１の実施形態では、
EOR 演算回路４０において、基準となるPN符号発生器１
０の出力信号Ｓ１０₁〜Ｓ１０₃₂と位相情報発生器２０
の出力信号Ｓ２０₁〜Ｓ２０₃₂との各論理積をとり、更
に該各論理積の排他的論理和を取ることにより、現時刻
の基準ＰＮ符号から１チップ遅れているか又は進んでい
る位相のPN符号Ｓ４０を出力することができる。更に、
位相情報発生器２０のシフト動作を繰り返すことによ
り、任意のチップ数ずれたPN符号Ｓ４０を出力すること
ができる。その上、このPN符号発生装置は非常に少ない
ゲート回路で構成できるので、ＬＳＩ化する場合でも低
価格で実現できる。

【００１７】第２の実施形態図８は、本発明の第２の実施形態を示すPN符号発生装置
の構成図であり、第１の実施形態を示す図１中の要素と
共通の要素には共通の符号が付されている。このPN符号
発生装置では、図１中の位相情報発生器２０に代えて構
成の異なる位相情報発生器５０が設けられている。位相
情報発生器５０には、位相情報制御信号ＵＰに加え、位
相方向を制御するための位相方向制御信号ＤＩＲが入力
されるようになっている。そして、位相情報発生器５０
は、この位相方向制御信号ＤＩＲが“１”になると遅れ
位相情報を発生し、“０”になると進み位相情報を発生
する機能を有している。他は、図１と同様の構成であ
る。

【００１８】図９は、図８中の位相情報発生器５０の構
成図である。この位相情報発生器５０は、３２個のフリ
ップフロップ部（以下、ＦＦ部という）５１_i（ｉ＝１
〜３２）と２個の４入力ＥＯＲ素子５２，５３とで構成
されている。ＦＦ部５１_iは、セレクタ５１ａとＦＦ５
１ｂとで構成されている。ＦＦ部５１_iの入力端子Ａ
は、セレクタ５１ａの第１の入力端子に接続されてい
る。ＦＦ部５１_iの入力端子Ｂは、セレクタ５１ａの第
２の入力端子に接続されている。セレクタ５１ａの出力
端子は、ＦＦ５１ｂのデータ入力端子Ｄに接続されてい
る。ＦＦ５１ｂの出力端子Ｑは、ＦＦ５１部_iの出力端
子Ｑ_iに接続されている。ＦＦ部５１_i（ｉ＝１〜３
１）の出力端子Ｑ_iは、ＦＦ部５１_i+1の入力端子Ａに
接続されている。又、ＦＦ部５１_i（ｉ＝２〜３２）の
出力端子Ｑ_iは、ＦＦ部５１_i-1の入力端子Ｂに接続さ
れている。

【００１９】ＦＦ部５１₁，５１₂，５１₂₂，５１₃₂の
出力端子Ｑ₁，Ｑ₂，Ｑ₂₂，Ｑ₃₂は、ＥＯＲ素子５２の
各入力端子にそれぞれ接続されている。ＥＯＲ素子５２
の出力端子は、ＦＦ部５１₁の入力端子Ａに接続されて
いる。ＦＦ部５１₁，５１₂，５１₃，５１₂₃の出力端
子Ｑ₁，Ｑ₂，Ｑ₃，Ｑ₂₃は、ＥＯＲ素子５３の各入力
端子にそれぞれ接続されている。ＥＯＲ素子５３の出力
端子は、ＦＦ部５１₃₂の入力端子Ｂに接続されている。
ＦＦ５１_i（ｉ＝１〜３２）の入力端子Ｓには、位相方
向制御信号ＤＩＲが入力されるようになっている。入力
端子Ｓは、セレクタ５１ａの選択信号入力端子に接続さ
れている。ＦＦ５１_i（ｉ＝１〜３２）の入力端子Ｃに
は、位相情報制御信号ＵＰが入力されるようになってい
る。入力端子Ｃは、ＦＦ５１ｂのクロック入力端子ＣＰ
に接続されている。ＦＦ５１₁〜５１₃₂の各出力端子か
らは、各出力信号Ｓ５０₁〜Ｓ５０₃₂がそれぞれ出力さ
れるようになっている。

【００２０】このPN符号発生装置の動作では、次の点が
図１と異なっている。位相方向制御信号ＤＩＲの論理レ
ベルにより、位相情報発生器５０が図４の遅れ位相情報
発生器と図５の進み位相情報発生器の両方の機能を実現
する。以上のように、この第２の実施形態では、遅れ位
相情報発生器と進み位相情報発生器の両方の機能を有す
る位相情報発生器５０を用いたので、１個の位相情報発
生器を用いたPN符号発生装置で第１の実施形態と同様の
利点がある。

【００２１】第３の実施形態図１０は、本発明の第３の実施形態を示すスライディン
グ相関器の構成図である。このスライディング相関器
は、ＰＮ符号発生装置６１、符号付き数値変換器６２、
乗算器６３、加算器６４、累算レジスタ６５、出力レジ
スタ６６、２入力ＡＮＤ回路６７、及びインバータ６８
を備えている。PN符号発生装置６１は図１と同様の構成
であり、PN符号Ｓ６１を発生する機能を有している。PN
符号発生装置６１の出力端子は、符号付き数値変換器６
２に接続されている。符号付き数値変換器６２は、PN符
号Ｓ６１の“０”，“１”を“＋１”，“−１”の符号
付き数値Ｓ６２にそれぞれ変換する機能を有している。
符号付き数値変換器６２の出力端子は、乗算器６３の一
方の入力端子に接続されている。乗算器６３の他方の入
力端子には、受信信号ｉｎが入力されるようになってい
る。乗算器６３は、受信信号ｉｎと符号付き数値Ｓ６２
とを乗算する機能を有している。乗算器６３の出力端子
は、加算器６４の第１の入力端子Ａに接続されている。
加算器６４の出力端子は、累算レジスタ６５の入力端子
に接続されている。累算レジスタ６５の出力端子は、出
力レジスタ６６に接続されると共に、ＡＮＤ回路６７の
第１の入力端子に接続されている。インバータ６８に
は、累算の周期を決定するタイミング信号Ｔ０が入力さ
れるようになっている。インバータ６８の出力端子は、
ＡＮＤ回路６７の第２の入力端子に接続されている。Ａ
ＮＤ回路６７の出力端子は、加算器６４の第２の入力端
子Ｂに接続されている。又、出力レジスタ６６のクロッ
ク入力端子及びPN信号発生装置６１の位相情報制御信号
入力端子にもタイミング信号Ｔ０が入力されるようにな
っている。

【００２２】累算レジスタ６５のクロック入力端子及び
PN符号発生装置６１のクロック入力端子には、入力信号
ｉｎの基本チップ幅と同じパルス幅の連続クロックＭCL
K が入力されるようになっている。累算の周期を決定す
るタイミング信号Ｔ０は、通常、連続クロックＭCLK の
16から32倍の周期の信号が使用される。タイミング信号
Ｔ０は、連続クロックＭCLK の16倍の場合、連続クロッ
クＭCLK の１６個に対して１回の論理“１”が発生する
ようになっている。次に、図１０の動作を説明する。乗
算器６３において、受信信号ｉｎと符号付き数値Ｓ６２
とが乗算され、乗算結果Ｓ６３が出力される。タイミン
グ信号Ｔ０が“１”の時、ＡＮＤ回路６７の出力信号Ｓ
６７は“０”となり、加算器６４の入力端子Ｂには
“０”が入力される。従って、乗算結果Ｓ６３は加算が
行われず、スルーで累算レジスタ６５に蓄えられる。次
の連続クロックＭCLK サイクルでは、タイミング信号Ｔ
０が“０”になるので、累算レジスタ６５の出力信号Ｓ
６５と乗算結果Ｓ６３とが加算され、累算レジスタ６５
に格納される。

【００２３】以下、次のタイミング信号Ｔ０が来るまで
累算が実行され、次のタイミング信号Ｔ０が“１”にな
った時、累算レジスタ６５の内容は16回分の累算結果が
格納されている。この値がタイミング信号Ｔ０のタイミ
ングで出力レジスタ６６に移されると同時に、次の周期
の累算の初期の動作が行われる。この時、PN信号発生装
置６１から発生するPN符号Ｓ６１はタイミング信号Ｔ０
により制御されており、累算周期毎に基準PN符号に対し
て１チップ分づつ遅れた時間位相をもつPN符号Ｓ６１が
出力されている。以上説明したように、出力レジスタ６
６には、基準PN符号に対して１チップ分づつ遅れた時間
位相をもつPN符号Ｓ６１と入力信号ｉｎとの16回分の相
関演算の結果が、累算周期ごとに更新されて格納され
る。このようにしてPN符号Ｓ６１の１周期分（又は、周
期の１部分) の相関演算を行うと、その時の無線伝搬環
境の遅延プロファイルが出力レジスタ６６に格納され
る。図１０では、出力レジスタ６６が１個のみの構成に
なっているので、すべての情報を蓄えるためには、タイ
ミング信号Ｔ０の周期毎に図示しない別のＲＡＭ等の格
納エリアに移動する必要がある。

【００２４】図１１は、出力レジスタ６６に格納された
遅延プロファイルの例を示す図であり、縦軸に相関器出
力レベル、及び横軸にＰＮ符号の遅延量がとられてい
る。この図では、図１０のスライディング相関器を用い
て出力レジスタ６６に蓄えた遅延プロファイルの相関器
出力レベルの例が示されている。ここに示された相関器
出力レベルのピークの位置におけるPN符号発生装置６１
中の位相情報発生器の内容により、到来している受信信
号ｉｎの中から希望する信号を抽出することができる。
以上のように、この第３の実施形態では、第１の実施形
態のPN符号発生装置を備えたスライディング相関器を用
いて受信信号ｉｎの遅延プロファイルを容易に求めるこ
とができる。

【００２５】第４の実施形態図１２は、本発明の第４の実施形態を示すレイク受信装
置の構成図である。本実施形態では、周期情報を送るた
めのパイロットPN符号とデータを送るためのトラヒック
PN符号を有するCDMA装置を想定する。このレイク受信装
置は、スライディング相関器７１、位相情報記憶レジス
タ７２、相関検波部７３、相関検波部７４、相関検波
部、７５、及び合成部７６を備えている。受信信号ｉｎ
は、スライディング相関器７１、及び相関検波部７３，
７４，７５に入力されるようになっている。スライディ
ング相関器７１は、図１０の構成である。

【００２６】相関検波部７３は、トラヒック相関器７３
ａ、パイロット相関器７３ｂ、伝搬路推定部７３ｃ、加
算回路７３ｄ、及び位相情報レジスタ７３ｅを備えてい
る。トラヒック相関器７３ａ及びパイロット相関器７３
ｂには受信信号ｉｎが入力されるようになっている。パ
イロット相関器７３ｂの出力側は、伝搬路推定部７３ｃ
の入力側に接続されている。伝搬路推定部７３ｃの出力
側は、加算回路７３ｄの第１の入力側に接続されてい
る。トラヒック相関器７３ａの出力側は、加算回路７３
ｄの第２の入力側に接続されている。加算回路７３ｄの
出力側からは、検波出力信号Ｓ７３が出力されるように
なっている。相関検波部７４，７５も同様な構成であ
る。相関検波部７３，７４，７５の各出力側は、合成部
７６の各入力側に接続されている。合成部７６は、相関
検波部７３，７４，７５の検波出力信号Ｓ７３，Ｓ７
４，Ｓ７５をベクトル合成し、受信検波出力信号Ｓ７６
を出力する機能を有している。

【００２７】位相情報記憶レジスタ７２は、スライディ
ング相関器７１の内部の位相情報発生器の情報を一時記
憶する機能を有し、位相情報発生器と同じｎビットのレ
ジスタである。位相情報記憶レジスタ７２は相関検波部
７３，７４，７５の数と同数（図では３個) の位相情報
記憶レジスタ７２ａ，７２ｂ，７２ｃで構成され、該レ
ジスタ７２ａ，７２ｂ，７２ｃがシフトレジスタとして
接続されている。即ち、位相情報記憶レジスタ７２ａに
情報が書き込まれると同時に該位相情報記憶レジスタ７
２ａの情報は位相情報記憶レジスタ７２ｂに移動し、位
相情報記憶レジスタ７２ｂの情報は位相情報記憶レジス
タ７２ｃに移動するようになっている。従って、最後に
書き込まれた３個の情報が位相情報記憶レジスタ７２
ａ，７２ｂ，７２ｃに記憶されるようになっている。

【００２８】図１３は、図１２中のパイロット相関器７
３ｂの構成図である。このパイロット相関器７３ｂは、
ＰＮ符号発生器８１、ＥＯＲ演算回路８２、符号付き数
値変換器８３、乗算器８４、加算器８５、累算レジスタ
８６、出力レジスタ８７、ＡＮＤ回路８８、及びインバ
ータ８９を備えている。ＰＮ符号発生器８１は、ＥＯＲ
演算回路８２の第１の入力側に接続されている。位相情
報レジスタ７３ｅは、ＥＯＲ演算回路８２の第２の入力
側に接続されている。ＥＯＲ演算回路８２の出力端子
は、符号付き数値変換器８３に接続されている。符号付
き数値変換器８３の出力端子は、乗算器８４の一方の入
力端子に接続されている。乗算器８４の他方の入力端子
には、受信信号ｉｎが入力されるようになっている。乗
算器８４の出力端子は、加算器８５の第１の入力端子Ａ
に接続されている。加算器８５の出力端子は、累算レジ
スタ８６の入力端子に接続されている。累算レジスタ８
６の出力端子は、出力レジスタ８７に接続されると共
に、ＡＮＤ回路８８の第１の入力端子に接続されてい
る。インバータ８９には、累算の周期を決定するタイミ
ング信号ＳＹＭＴが入力されるようになっている。イン
バータ８９の出力端子は、ＡＮＤ回路８８の第２の入力
端子に接続されている。ＡＮＤ回路８８の出力端子は、
加算器８５の第２の入力端子Ｂに接続されている。又、
出力レジスタ８７のクロック入力端子にもタイミング信
号ＳＹＭＴが入力されるようになっている。累算レジス
タ６５のクロック入力端子には、入力信号ｉｎの基本チ
ップ幅と同じパルス幅の連続クロックＭCLK が入力され
るようになっている。

【００２９】次に、図１２の動作を説明する。受信信号
ｉｎはスライディング相関器７１に入力され、第３の実
施形態に説明したようにPN符号をスライディングさせる
機能により、PN符号を１チップづつずらせたときの相関
値が求められる。ここでの目的は、相関値のピークに対
応したPN符号の位相位置を求めることである。具体的に
ピークを求めるために、前区間で演算した相関値と現区
間で演算した相関値との大小を図示しない比較手段で比
較する。この比較手段はハードウエアで構成してもよい
し、ソフトウエアで構成してもよい。そして、現区間で
演算した相関値の方が前区間で演算した相関値よりも大
きい場合には、位相情報発生器の内容を位相情報記憶レ
ジスタ７２ａに書き込む。この動作をPN符号の周期分行
うと、位相情報記憶レジスタ７２ａ，７２ｂ，７２ｃに
は、相関値のピークの大きいものから順に、そのPN符号
の位置が記憶される。この３個の情報を相関検波部７
３，７４，７５中の位相情報レジスタ７３ｅ，７４ｅ，
７５ｅに移動する。具体的には、位相情報記憶レジスタ
７２ａの内容を相関検波部７３中の位相情報レジスタ７
３ｅに移動する。又、位相情報記憶レジスタ７２ｂの内
容を相関検波部７４中の位相情報レジスタ７４ｅに移動
する。同様に、位相情報記憶レジスタ７２ｃの内容を相
関検波部７５中の位相情報レジスタ７５ｅに移動する。

【００３０】相関検波部７３，７４，７５中のPN符号発
生器とスライディング相関器７１中のPN符号発生器は同
一の位相周期で動作しているので、このようにして相関
検波部７３，７４，７５中の位相情報レジスタ７３ｅ，
７４ｅ，７５ｅに位相情報が書き込まれると、各相関検
波部７３，７４，７５は、これらの位相情報に基づいて
PN符号をそれぞれ発生する。以後、捕まえたパイロット
信号の相関検波が行われ、出力レジスタ８８にはパイロ
ット検波出力信号が蓄えられる。このとき、加算器８６
と累算レジスタ８７、出力レジスタ８８、及びＡＮＤ回
路８９は、受信信号ｉｎと同じ拡散幅の周期で累算を行
い、受信信号ｉｎの相関を取るように動作する。一方、
トラヒック相関器７３ａは捕まえたパイロット信号から
同じ周期のトラヒックPN符号を生成し、データの相関検
波を行って相関検波出力信号Ｓ７３ａを出力する。相関
検波出力信号Ｓ７３ａは、加算回路７３ｄへ出力され
る。又、パイロット相関出力信号Ｓ７３ｂは、伝搬路推
定部７３ｃを経て加算回路７３ｄへ出力される。加算回
路７３ｄにおいて、相関検波出力信号Ｓ７３ａからパイ
ロット信号成分が除去され、フェージングの影響のない
データだけの成分が抽出される。各相関検波部７３，７
４，７５で抽出された検波出力信号Ｓ７３，Ｓ７４，Ｓ
７５は合成部７６で時間のずれを補正された後に合成さ
れ、受信検波出力信号Ｓ７６になる。このように、フェ
ージングを受けた受信信号ｉｎを逆拡散により先行波及
び遅延波に分離し、それぞれの信頼度に応じた重み付け
を行って合成することにより、パスダイバーシティを実
現することが可能となるので、マルチパスフェージング
環境下でも高受信利得を得ることができる。

【００３１】以上のように、この第４の実施形態では、
第３の実施形態のスライディング相関器を備えたレイク
受信装置を用い、フェージングを受けた受信信号ｉｎを
逆拡散により先行波及び遅延波に分離し、それぞれの信
頼度に応じた重み付けを行って合成することにより、パ
スダイバーシティを実現することができる。そのため、
マルチパスフェージング環境下でも高受信利得を得るこ
とができる。尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次の（ａ）〜（ｆ）のようなものがある。

【００３２】（ａ）実施形態におけるＰＮ符号発生器
は、Ｍ系列のPN符号を発生する回路であれば、任意の回
路（即ち、任意の生成多項式) で構成してよい。又、任
意の値を基準PN符号としてよい。（ｂ）実施形態における位相情報発生器は、PN符号発
生器と同じ生成多項式によるのＭ系列のPN符号を発生す
る回路であれば、任意の回路で構成してよい。又、任意
の値を基準PN符号としてよい。（ｃ）図１中のレジスタ３０は、ｎビットのデータを
記憶するものであればよく、例えばＲＡＭ等の記憶回路
で構成してもよい。（ｄ）図１０中の累算レジスタ６５のクロック入力及
びとPN符号発生装置６１のクロック入力には、スライデ
ィング相関の精度を上げるために、入力信号ｉｎの基本
チップ幅のｎ倍（ｎ＝２，４，８，…）連続クロックを
入力してもよい。（ｅ）図１２中の相関検波部は２個以上あればよく、
個数は限定されない。（ｆ）第１又は第２の実施形態のPN符号発生装置を２
個用いることにより、ゴールド符号を発生するようにで
きる。即ち、２つのPN符号発生装置の生成多項式として
異なるＭ系列の符号を設定し、２つのＥＯＲ演算回路の
出力信号の排他的論理和をとる構成にすることにより、
ゴールド符号発生装置になる。

【００３３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、PN符号発生装置中の演算回路において、基準
となるPN符号発生器のシフトレジスタの出力信号と位相
情報発生器のシフトレジスタの出力信号との論理積をそ
れぞれとり、該各論理積の排他的論理和を取ることによ
り、現時刻の基準PN符号から１ビット遅れた時間位相の
第２のPN符号が発生させることができる。更に、位相情
報発生器のシフト動作を繰り返すことにより、任意の時
間位相のずれたPN符号を発生させることができる。この
PN符号発生装置は非常に少ないゲート回路で実現できる
ので、ＬＳＩ化する場合でも少ない費用で実現できる。
第２の発明によれば、第１の発明のPN符号発生装置を備
えたスライディング相関器を用いて受信信号の遅延プロ
ファイルを容易に求めることができる。第３の発明によ
れば、第２の発明のスライディング相関器を備えたレイ
ク受信装置を用い、フェージングを受けた受信信号を逆
拡散により先行波及び遅延波に分離し、それぞれの信頼
度に応じた重み付けを行って合成することにより、パス
ダイバーシティを実現することが出来、マルチパスフェ
ージング環境下でも高受信利得を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のPN符号発生装置の構
成図である。

【図２】従来のPN符号発生装置の構成図である。

【図３】図１中のPN符号発生器の構成図である。

【図４】図１中の位相情報発生器の構成図である。

【図５】図１中の他の位相情報発生器の構成図である。

【図６】図１中のＥＯＲ演算回路の構成図である。

【図７】図１のタイムチャートである。

【図８】本発明の第２の実施形態のPN符号発生装置の構
成図である。

【図９】図８中の位相情報発生器の構成図である。

【図１０】本発明の第３の実施形態のスライディング相
関器の構成図である。

【図１１】遅延プロファイルの出力の例を示す図であ
る。

【図１２】本発明の第４の実施形態のレイク受信装置の
構成図である。

【図１３】図１２中のパイロット相関器の構成図であ
る。

【符号の説明】

１０ＰＮ符号発生器２０位相情報符号発生器４０ＥＯＲ演算回路（演算
回路）７１スライディング相関器７２位相情報記憶レジスタ７３，７４，７５相関検波部７６合成部

Claims

【特許請求の範囲】

【請求項１】基準のＭ系列信号で構成された第１の疑
似ランダム符号の位相を任意の位相ずらした第２の疑似
ランダム符号を発生する疑似ランダム符号発生装置にお
いて、データ入力端子に与えられた第１のデータを第１のクロ
ックに同期してラッチする第１のＮ段（Ｎ；２以上の整
数）のフリップフロップと、該第１のＮ段のフリップフ
ロップのうちの所定のフリップフロップの出力データと
最終段のフリップフロップの出力データとの排他的論理
和をとる１つ又は複数の第１の排他的論理和回路とを有
し、該各フリップフロップに前段のフリップフロップ又
は該排他的論理和回路の出力データをそれぞれラッチさ
せるシフト動作を該クロックに同期して繰り返し、周期
が（２^N−１）チップで巡回する所定の生成多項式に基
づいた第１の疑似ランダム符号を発生する疑似ランダム
符号発生器と、データ入力端子に与えられた第２のデータを第２のクロ
ックに同期してラッチする第２のＮ段のフリップフロッ
プと、該第２のＮ段のフリップフロップのうちの所定の
フリップフロップの出力データと最終段のフリップフロ
ップの出力データとの排他的論理和を初段のフリップフ
ロップのデータ入力端子に与える１つ又は複数の第２の
排他的論理和回路とを有し、該各フリップフロップに前
段のフリップフロップの出力データをラッチさせるラッ
チ動作を該第２のクロックに同期して行い、周期が（２
^N−１）チップで巡回する前記所定の生成多項式に基づ
いた疑似ランダム符号を用いた位相情報符号を発生する
位相情報符号発生器と、前記第１のＮ段のフリップフロ
ップの各出力データと前記第２のＮ段のフリップフロッ
プの各出力データとの論理積演算をそれぞれ行い、該論
理積演算した結果の排他的論理和をとって前記第１の疑
似ランダム符号よりも任意のチップ数位相が進んでいる
か又は遅れている前記第２の疑似ランダム符号を出力す
る演算回路とを、備えたことを特徴とする疑似ランダム符号発生装置。
【請求項２】スペクトル拡散方式に基づく移動通信シ
ステムの受信局に設けられ、請求項１記載の疑似ランダ
ム符号発生装置を有し、前記位相情報制御信号を操作し
て前記第２の疑似ランダム符号を１チップづつずらすこ
とにより、受信信号との相関度を検索する構成にしたこ
とを特徴とするスライディング相関器。
【請求項３】請求項２記載のスライディング相関器
と、前記スライディング相関器から出力された相関度に対応
した前記第２の疑似ランダム符号の位相情報を記憶する
位相情報記憶レジスタと前記位相情報記憶レジスタの位
相情報に基づいて受信信号の相関検波を行う複数の相関
検波部と、前記複数の相関検波部の各出力データを合成する合成部
とを、備えたことを特徴とするレイク受信装置。