JP4829968B2 - メモリ・アーキテクチャを用いたプライマリ・セルサーチのための相関器 - Google Patents

Description

本発明は、移動端末に関し、特に、プライマリ・セルサーチに用いる相関器に関する。

ＵＭＴＳ無線信号の時間の基本単位は、１０ミリ秒（ｍｓ）の無線フレームであり、無線フレームは、それぞれが２５６０チップの１５スロットに分割される。セル（又は基地局）からＵＭＴＳ受信機へのＵＭＴＳ無線信号は、“下りリンク信号”であり、反対方向の無線信号は、“上りリンク信号”と呼ばれる。

ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ−Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）標準の物理層は、３．８４Ｍｃｐｓのチップ・レートでの直接シーケンス・スペクトラム拡散（ＤＳＳＳ）変調を使用する。周波数分割複信（ＦＤＤ）モードは、上りリンクチャンル及び下りリンクチャネルを、それぞれが５ＭＨｚである異なる周波数帯域で伝送する。このモードは、時分割複信（ＴＤＤ）モードより多数のユーザを収容できるため、典型的には、広い屋外セルに使用される。ＴＤＤモードにおいては、同じ上りリンクチャネルと下りリンクチャネルが、異なるタイムスロットで伝送される。ＴＤＤモードは、ＦＤＤモード程、多くのユーザを収容しないので、ＴＤＤモードは、より小さなセルに適している。ＴＤＤモードは、ＦＤＤモードと比較し、非対称トラフィックの伝送により適している。

例えば、ＣＤＭＡ移動受信機といった、ＵＭＴＳネットワーク内の受信機により実行される重要な手順は、セルサーチ動作である。セルサーチは、典型的には、受信機の一部として組み込まれているセルサーチ・システムにより実行される。セルサーチ・システムは、受信機が位置しているセルに関する同期情報を判定するため、受信機の電源投入後に活性化される。セルサーチ動作は、３段階の処理である。つまり、セルサーチ・システムは、スロット同期（第１の同期）と、フレーム同期及びスクランブル符号グループ判定（第２の同期）と、スクランブル符号判定とを実行する。

電源投入後、移動端末（ＭＴ）は、音声／データ通信の開始が可能になる前に、幾つかの動作を行わなければならない。第１に、受信機は、受信信号電力を調整し、アナログデジタル変換器でのクリッピンを防ぐために、自動利得制御（ＡＧＣ）を実行する必要がある。この処理は、まず、同期チャネル（ＳＣＨ）上で実行され、セルのスクランブル符号を獲得すると、ディスクランブルされた共通パイロットチャネル（ＣＰＩＣＨ）が使用される。

次に、受信機は、タイミング同期を獲得する必要がある。タイミング同期は、ＳＣＨチャネルにより達成できる。ＭＴは、見つけることができる最も強いＳＣＨ信号を探索し、その信号で、ＭＴは通信を開始するセルを決定する。ＳＣＨチャネルは周期的なので、受信機は、タイミング誤差を導出するために、プライマリＳＣＨに対して相関を取ることができる。このチャネルに基づき、受信機は、チップ、シンボル及びスロット同期を達成することができる。

プライマリＳＣＨは、システムの総てのセルで同じ信号を伝送する。セカンダリＳＣＨは、セルごとに異なり、フレーム毎に繰り返すセカンダリ同期符号（ＳＳＣ）のパターンを伝送する。ＭＴがこのシーケンスを受信すると、フレーム同期が確立される。

セルサーチの実行において、セルサーチ・システムは、受信無線信号の同期チャネル（ＳＣＨ）と共通パイロットチャネル（ＣＰＩＣＨ）にアクセスする。ＳＣＨは、プライマリＳＣＨとセカンダリＳＣＨから形成される複合チャネルである。各スロット内で、プライマリＳＣＨは、プライマリ同期符号（ＰＳＣ）を指定する。プライマリＳＣＨは、しかしながら、各２５６０チップ・スロットの最初の２５６チップの間のみデータを含んでいる。公知の様に、“チップ”又は“チップ・レート”は、ＣＤＭＡ通信システム内の拡散符号のレートを参照している。

更に、パターンは、現在のセルのスクランブル符号が属するスクランブル符号グループを特定する。６４個のスクランブル符号グループがあり、各グループは、８個のスクランブル符号を含んでいる。ＭＴが現在のセルのスクランブル符号グループを判定すると、現在のセルのスクランブル符号は、このグループの８つの符号に絞り込まれる。

典型的な、キャリアベース受信機の獲得処理は以下の通りである。
プライマリ・セルサーチ
セカンダリ・セルサーチ
スクランブル符号決定
マルチパス探索
フィンガ割当て
符号トラック及び自動周波数制御（ＡＦＣ）ループのロック
フィンガ出力の最大比合成（ＭＲＣ）
受信機ロックが獲得され、データが上位レイヤに送信可能となる。
この獲得処理は長く、完了するまで数秒のオーダがかかり得る。

取り組む問題は、３Ｇ ＷＣＤＭＡ受信機でのプライマリ・セルサーチ処理の第２段階のための面積効率の良い相関ブロックをどの様に実装するかである。プライマリ・セルサーチ処理の第１段階は、１６連続サンプルの相関をとることを含み、１６チップ毎に相関出力を生成する。この様に、第１段階の相関器は、ある相関のために、同時に１６チップを保存することのみ必要であり、これは実行することが比較的簡単である。１チップ当たり４サンプルを使用する受信機でさえ、連続する２５６サンプルのみを保存すれば良い。これは、第１段階の相関器は、サンプルの連続するグループを、到着した時に処理することを意味する。

第２段階の処理における各相関も、１６チップを必要とする。しかしながら、３Ｇ ＷＣＤＭＡ標準で使用されている階層的ゴーレイ符号の性質により、これら１６チップのそれぞれは、１６チップだけ離れて位置している。この様に、１チップ当たり４サンプルを使用する受信機は、連続していない２５６チップを処理する必要がある。それどころか、ある相関のために、１６×４＝６４サンプルだけ離れた２５６チップを必要とする。ある第２段階の相関に必要な総てのサンプルを保存するために、受信機は、１０２４位置のタップ遅延線を必要とする（１６チップだけ離れた１６チップで２５６チップ、そして、１チップ当たり４サンプルで、１０２４サンプル）。従来技術は、第２段階の相関を、レジスタに基づく設計により実装している。この数のレジスタ（例えば、１０２４）は、ＡＳＩＣ上での広いダイ・スペースを消費するので、ＡＳＩＣデザインに実用的ではない。この様に、より面積効率の良い手法が有利である。

本発明は、３Ｇ ＷＣＤＭＡ受信機のプライマリ・セルサーチ処理で使用される相関器の第２の階層的段階のアーキテクチャである。使用されるアーキテクチャは、メモリに基づくものであり、ＡＳＩＣ上で利用可能なダイ・スペースの面積効率の良い設計を可能にする。

ある位置の数に対して、メモリはレジスタより効率的であるため、本発明は、メモリに基づく手法を使用する。しかしながら、デュアル・ポートＲＡＭメモリブロックの特性は、あるクロック・サイクルで実行可能なメモリ読み出し／書き込みが、１サイクル当たり１回の読み出しと１回の書き込みに制限されることを意味している。これは、受信機の、１チップ当たり３２クロック・サイクルという制限内で、総ての処理を可能にするために十分な読み出し及び書き込みを可能としないので、メモリブロック設計の課題を示している。１チップ当たり３２クロック・サイクル内で所望の処理を達成するために、１クロック・サイクル当たり単一の読み出し及び書き込みを使用するための幾つかの特徴が、アーキテクチャに加えられる。

第１段階相関器から入力データを受信する第２段階相関器を備えており、第２段階相関器は、メモリ・アーキテクチャを利用する装置が記載される。読み出しポインタ及び書き込みポインタをリセットし、１組の保存レジスタの１つに入力データを交互に多重し、１組の保存レジスタの内容を連結し、連結された内容を、書き込みポインタに従いメモリに書き込み、連結された内容を、読み出しポインタに従い、メモリから読み出しレジスタに出力し、読み出しアドレス・ポインタを更新し、書き込みアドレス・ポインタを更新する、データの第２段階相関を行う方法も記載される。

本発明は、以下の図面を用いた詳細な説明から良く理解できる。図において、同様の要素には、同様の参照番号を表す。

セルサーチは、移動端末で実行される。セルサーチ処理の最上位レベルのブロック図である図１を参照すると、本発明は、プライマリ・セルサーチの第２段階で使用する相関器１２５、１３０を含み、これらは、プライマリ・セルサーチの第１段階相関器１０５、１１０から、実部入力１１５と虚部入力１２０を受信する。第１段階プライマリ・セルサーチ相関器１０５、１１０の出力は、第２段階相関器１２５、１３０に入力される。第２段階相関器１２５、１３０の出力は、非コヒーレント結合器１３５に出力され、非コヒーレント結合器１３５は、フレーム・バッファ１４０に入力を与える。フレーム・バッファ１４０は、セルサーチ結果を与える。

図２は、本発明のアーキテクチャのブロック図である。特に、図２は、プライマリ・セルサーチの第２段階で使用される、本発明の相関器のアーキテクチャである。本発明の相関器は、ＡＳＩＣのダイ・スペースの点で、面積効率が良いという利点を持つ、メモリ・アーキテクチャを使用する。図２のメモリ読み出し／書き込みアドレス生成ブロック２３５は、読み出し／書き込みポインタ値を生成する（図３にも示されている）。本発明の第２段階相関器１２３は、実際には、機能的には同一／等価である１組の第２段階相関器１２５、１３０である。第２段階相関器１２５と１３０の違いは、各第２段階相関器が受信する入力データ（実部と虚部）である。

第１段階相関器（図１に表示）の相関出力（実部と虚部）は、図２のマルチプレクサ２０５に到達する。これらサンプルは、１チップ当たり４回到達し、それらは、交互に多重されて、最初のものは、ｓｔｏｒａｇｅ＿ｌｏｗ＿ｒｅｇ（ロー保存レジスタ）２１０に、次のものは、ｓｔｏｒａｇｅ＿ｈｉｇｈ＿ｒｅｇ（ハイ保存レジスタ）２１５に、以下、交互に、保存レジスタに出力される。以下にて詳細に記述するロジックに基づき、ロー及びハイ保存レジスタ値（それぞれ１６ビット幅）は、単一の３２ビット値を形成するためにブロック２２５で連結され、所定のクロック・サイクルでメモリ２３０に書き込まれる。この手法は、クロック・サイクル当たり１回のメモリ書き込みのみという制限のため使用し、２つのサンプルを１つの値として保存することで、この設計は、各クロック・サイクルにおいてメモリ２３０に２つのサンプルを保存することを可能にする。この点でのメモリ２３０の使用は、チップのダイ・スペースを節約する。従来技術での実装は、メモリの代わりに、レジスタバンクを使用している。

値が、メモリの所定位置から読み出され、ｒｅａｄ＿ｒｅｇ（リード・レジスタ）２４０に保存される。この点において、ビットは、上位及び下位の値に対応して解析され、２つの異なるサンプルとして処理される。インデックス生成器２４５は、ＰＳＣインデックス／シーケンスを生成する。ｒｅａｄ＿ｒｅｇ２４０からサンプルを取得し、取得したサンプルを、保存されたＰＳＣシーケンス・ブロック２５０の符号に基づき、ｃｏｒｒ＿ｒｅｇ（相関レジスタ）のサンプルに加算、あるいは、ｃｏｒｒ＿ｒｅｇのサンプルから減算することで、面積を必要とする乗算器を用いることなく、ブロック２５５において相関が実行される（ＰＳＣシーケンスが＋１であれば、値は加算され、ＰＳＣシーケンスが−１であれば、値は減算される。）。ｃｏｒｒ＿ｒｅｇはｃｏｒｒ＿ｒｅｇ０［０］〜ｃｏｒｒ＿ｒｅｇ０［３］２７０ａ、ｃｏｒｒ＿ｒｅｇ１［０］〜ｃｏｒｒ＿ｒｅｇ１［３］２７０ｂ、ｃｏｒｒ＿ｒｅｇ２［０］〜ｃｏｒｒ＿ｒｅｇ２［３］２７０ｃ、ｃｏｒｒ＿ｒｅｇ３［０］〜ｃｏｒｒ＿ｒｅｇ３［３］２７０ｄの、１６個あることに留意すべきである。これは、４つの並列ブロックそれぞれにおいて、４つの相関を同時に保存して処理することを可能にするためである。各組のレジスタは、３２クロック・サイクルの８クロック・サイクルを使用し、１組のレジスタのみが同時に使用される。ブロック２５５の出力は、マルチプレクサ２６０、２６５で多重化され、相関レジスタ２７０ａ〜２７０ｄに出力される。

ある相関の１６の値の総てが加算ブロック２７５で積算された後、ｃｏｒｒ＿ｒｅｇに保存された値は、４つの対応するｃｏｒｒ＿ｏｕｔ（相関出力）レジスタ２８５ａ〜２８５ｄの１つに、マルチプレクサ２８０経由で転送される。つまり、ｃｏｒｒ＿ｏｕｔ［０］＝ｃｏｒｒ＿ｒｅｇ０［０］＋ｃｏｒｒ＿ｒｅｇ１［０］＋ｃｏｒｒ＿ｒｅｇ２［０］＋ｃｏｒｒ＿ｒｅｇ３［０］２８５ａである。

ｃｏｒｒ＿ｏｕｔレジスタの出力は、図１の非コヒーレント結合器１３５に向けて多重化される。ｃｏｒｒ＿ｏｕｔレジスタの内容の絶対値（ＡＢＳ）を取ることも必要である。このブロックは、図２には示していないが、その機能は、ｃｏｒｒ＿ｏｕｔレジスタ又はマルチプレクサ２９０の下流に追加するブロックにより実行される。

テーブル１に示す擬似コードは、どの様にアーキテクチャが動作するかについてのより詳細を与える。図２の制御ブロック２２０は、本発明の相関器の構成要素と機能を、調整し制御する。左の数字は、クロック・サイクルを示す。本発明のアークテクチャは、１つのサンプル当たり３２クロックのクロック・サイクル構造に基づいている。

擬似コードのリセットコードは、他の総ての処理の開始前に、共に９ビットの数である読み出しポインタ（ｒｐ）及び書き込みポインタ（ｗｐ）を初期化する。相関レジスタ（ｃｏｒｒ＿ｒｅｇ）及び相関出力レジスタ(ｃｏｒｒ＿ｏｕｔ)もまた初期化される。

擬似コードの相関出力コードは、クロック・サイクル０において、ｃｏｒｒ＿ｏｕｔ［０］及び［１］レジスタを、ｃｏｒｒ＿ｒｅｇレジスタの内容に設定し、クロック・サイクル１において、ｃｏｒｒ＿ｏｕｔ［２］及び［３］レジスタを、ｃｏｒｒ＿ｒｅｇレジスタの内容に設定する。

擬似コードのサンプル出力コードは、クロック・サイクル７で、ｃｏｒｒ＿ｏｕｔ［０］レジスタの絶対値（ａｂｓ）の出力サンプル（ｓａｍｐ＿ｏｕｔ）を与える。擬似コードのサンプル出力コードは、クロック・サイクル１５で、ｃｏｒｒ＿ｏｕｔ［１］レジスタの絶対値（ａｂｓ）の出力サンプル（ｓａｍｐ＿ｏｕｔ）を与える。擬似コードのサンプル出力コードは、クロック・サイクル２３で、ｃｏｒｒ＿ｏｕｔ［２］レジスタの絶対値（ａｂｓ）の出力サンプル（ｓａｍｐ＿ｏｕｔ）を与える。擬似コードのサンプル出力コードは、クロック・サイクル３１で、ｃｏｒｒ＿ｏｕｔ［３］レジスタの絶対値（ａｂｓ）の出力サンプル（ｓａｍｐ＿ｏｕｔ）を与える。

クロック・サイクル０及び１６で、擬似コードのメモリ入力／出力コードは、ｓｔｏｒａｇｅ＿ｌｏｗ＿ｒｅｇを、入力サンプル（ｓａｍｐ＿ｉｎ）の値に設定する。クロック・サイクル８及び２４で、擬似コードのメモリ入力／出力コードは、ｓｔｏｒａｇｅ＿ｈｉｇｈ＿ｒｅｇを、入力サンプル（ｓａｍｐ＿ｉｎ）の値に設定する。更に、クロック・サイクル８及び２４で、メモリ書き込みアドレスに、書き込みポインタ（ｗｐ）の値が設定され、アドレス内のメモリデータは、ｓｔｏｒａｇｅ＿ｈｉｇｈ＿ｒｅｇとｓｔｏｒａｇｅ＿ｌｏｗ＿ｒｅｇを連結した値に設定され、書き込みポインタ（ｗｐ）の値が減ぜられる。各クロック・サイクルにおいて、ｒｅａｄ＿ｒｅｇは、メモリ読み出し／書き込みアドレス生成ブロック２３５が生成する読み出しアドレスに従いメモリから読み出されるｄａｔａ＿ｏｕｔに設定される。

擬似コードの相関及びメモリインタフェースコードは、以下の通り機能する。

クロック・サイクル０で、ｃｏｒｒ＿ｒｅｇ３［０］及びｃｏｒｒ＿ｒｅｇ３［１］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐに等しくされる。

クロック・サイクル１で、ｃｏｒｒ＿ｒｅｇ３［２］及びｃｏｒｒ＿ｒｅｇ３［３］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐ−１に等しくされる。リードポインタは、その後、３２だけ増加される。

クロック・サイクル２、４、６及び８で、ｃｏｒｒ＿ｒｅｇ０［０］及びｃｏｒｒ＿ｒｅｇ０［１］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐに等しくされる。

クロック・サイクル３、５、７及び９で、ｃｏｒｒ＿ｒｅｇ０［２］及びｃｏｒｒ＿ｒｅｇ０［３］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐ−１に等しくされる。リードポインタは、その後、３２だけ増加される。

クロック・サイクル１０、１２、１４及び１６で、ｃｏｒｒ＿ｒｅｇ１［０］及びｃｏｒｒ＿ｒｅｇ１［１］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐに等しくされる。

クロック・サイクル１１、１３、１５及び１７で、ｃｏｒｒ＿ｒｅｇ１［２］及びｃｏｒｒ＿ｒｅｇ１［３］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐ−１に等しくされる。リードポインタは、その後、３２だけ増加される。

クロック・サイクル１８、２０、２２及び２４で、ｃｏｒｒ＿ｒｅｇ２［０］及びｃｏｒｒ＿ｒｅｇ２［１］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐに等しくされる。

クロック・サイクル１９、２１、２３及び２５で、ｃｏｒｒ＿ｒｅｇ２［２］及びｃｏｒｒ＿ｒｅｇ２［３］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐ−１に等しくされる。リードポインタは、その後、３２だけ増加される。

クロック・サイクル２６、２８及び３０で、ｃｏｒｒ＿ｒｅｇ３［０］及びｃｏｒｒ＿ｒｅｇ３［１］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐに等しくされる。

クロック・サイクル２７、２９及び３１で、ｃｏｒｒ＿ｒｅｇ３［２］及びｃｏｒｒ＿ｒｅｇ３［３］は、ｒｅａｄ＿ｒｅｇの上位及び下位サンプルに更新される。２クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはｒｐ−１に等しくされる。クロック・サイクル３１でなければ、リードポインタは、その後、３２だけ増加される。クロック・サイクル３１であれば、リードポインタは、４８２だけ減ぜられる。

図３に関し、書き込みポインタ（ｗｐ）は値１に初期化され、各３２クロック・サイクル周期内で２回減ぜられる（モジュロ５１２）。読み出しポインタ（ｒｐ）は値３に初期化され、各３２クロック・サイクル周期内で１５回、３２だけ増加され、３２クロック・サイクル周期ごとに１回、４８２（５１２−３０）だけ減ぜられる。本発明のデュアル・ポート・メモリ及びその利用は、読み出し及び書き込みポインタが同じメモリを異なるときにアドレス指定するバッファ又はスライディングウインドウの様なものである。つまり、読み出されるメモリ位置と、書き込まれるメモリ位置のオーバーラップは無い。これは、クロック・サイクル当たり、１回の読み出し及び１回の書き込みのみであるからである。読み出し及び書き込みポインタのインデックスと、増加及び減少の値は、サンプル／チップの数が増加又は減少すると、変化する。具体的には、本例の５１２の位置を有するデュアル・ポート・メモリを示す図３を参照すると、各位置は３２ビットであり、リセット時、書き込みポインタ（ｗｐ）は１に初期化され、読み出しポインタ（ｒｐ）は３に初期化される。最初の３２クロック・サイクルの後、書き込みポインタ（ｗｐ）は５１１であり、読み出しポインタ（ｒｐ）は１である。

本発明の第２段階相関器の動作のフローチャートである図４を参照する。ステップ４０５で、サンプルは、交互に、ｓｔｏｒａｇｅ＿ｒｅｇ＿ｌｏｗ及びｓｔｏｒａｇｅ＿ｒｅｇ＿ｈｉｇｈに多重化される。ステップ４１０で、ｓｔｏｒａｇｅ＿ｒｅｇ＿ｌｏｗ及びｓｔｏｒａｇｅ＿ｒｅｇ＿ｈｉｇｈの内容が連結され、メモリ読み出し／書き込みアドレス生成ブロック２３５によって指定される書き込みポインタ（ｗｐ）に従い、メモリに単一の値として書き込まれる。ステップ４１５で、クロック・サイクルごとに、メモリ２３０からのサンプルは、メモリ読み出し／書き込みアドレス生成ブロック２３５によって指定される読み出しポインタ（ｒｐ）に従い、ｒｅａｄ＿ｒｅｇ２４０に出力される。ステップ４２０で、ブロック２４５により生成され、ブロック２５０に保存されたＰＳＣインデックス／シーケンスの符号に基づき、（＋／−）ｒｅａｄ＿ｒｅｇ２４０の値を、対応するｃｏｒｒ＿ｒｅｇ２７０ａ〜２７０ｄの値に加算することにより相関処理が実行される。ステップ４２５で、１６個の積算処理の後、ｃｏｒｒ＿ｒｅｇの値は、加算器２７５及びマルチプレクサ２８０経由で、対応するｃｏｒｒ＿ｏｕｔ２８５ａ〜２８５ｄに保存され、４つの相関の並行処理が効果的に完了する。ｃｏｒｒ＿ｏｕｔ２８５ａ〜２８５ｄレジスタの値の絶対値（ａｂｓ）が、ｃｏｒｒ＿ｏｕｔ２８５ａ〜２８５ｄレジスタで、あるいは、ステップ４３０での相関値の出力前に、ｃｏｒｒ＿ｏｕｔ２８５ａ〜２８５ｄレジスタの出力が（図示しない）絶対値ブロックに多重化されることで、求められる。

本発明は、例えば、移動端末、アクセスポイント又は移動体通信網内において、種々のタイプのハードウェア、ソフトウェア、ファームウェア、特別な目的のプロセッサ、又は、それらの組合せで実現可能であることが理解される。好ましくは、本発明は、ハードウェアとソフトウェアの組合せとして実装される。更に、ソフトウェアは、好ましくは、プログラム保存装置上で明白に具現化されたアプリケーションプログラムとして実装される。アプリケーションプログラムは、任意の好ましいアーキテクチャの装置にアップロードされて、その装置により実行される。好ましくは、装置は、１つ以上の中央処理部（ＣＰＵ）、ランダムアクセスメモリ（ＲＡＭ）及び入出力（Ｉ／Ｏ）インタフェースの様なハードウェアを有するコンピュータプラットフォーム上で実装される。コンピュータプラットフォームは、オペレーティングシステム及びマイクロ命令コードも含んでいる。上述した種々の処理及び機能は、オペレーティングシステム経由で実行されるマイクロ命令コードの部分又はアプリケーションプログラムの部分（又は、それらの組合せ）であるかもしれない。更に、追加のデータ保存装置やプリント装置の様な、種々の他の周辺機器がコンピュータプラットフォームに接続可能である。

図を用いて説明した、システムを構成する要素と、方法ステップの幾つかは、好ましくは、ソフトウェアで実装され、システム要素（又は、方法ステップ）は、本発明のプログラムの方法により異なるかもしれない。この教示により、当業者は、本発明の同様の実装や構成を考えることができる。

セルサーチ処理の最上位レベルのブロック図である。 本発明のアーキテクチャのブロック図である。 本発明の原理による、メモリの読み出し／書き込みポインタの利用の実施形態である。 本発明の原理によるフローチャートである。

符号の説明

１０５、１１０ 第１段階相関器
１２３、１２５、１３０ 第２段階相関器
１３５ 非コヒーレント結合器
１４０ フレーム・バッファ
２１０ ロー保存レジスタ
２１５ ハイ保存レジスタ
２２０ 制御ブロック
２２５ 連結ブロック
２３０ メモリ
２３５ メモリ読み出し／書き込みアドレス生成ブロック
２４０ リード・レジスタ
２４５ インデックス生成器
２５０ ＰＳＣシーケンス・ブロック
２５５ 相関ブロック
２６０、２６５、２８０、２９０ マルチプレクサ
２７０ａ〜２７０ｄ 相関レジスタ
２７５ 加算ブロック
２８５ａ〜２８５ｄ 相関出力レジスタ

Claims (3)

1. 第１段階相関器から入力データを受信する第２段階相関器を備えている装置であって、
   前記第２段階相関器は、メモリアーキテクチャを備え、
   前記第２段階相関器は、１組の第２段階相関器を備え、
   前記１組の第２段階相関器のうちの第１のものは、入力データの実部の値を受信して処理し、前記１組の第２段階相関器のうちの第２のものは、入力データの虚部の値を受信して処理し、
   前記１組の第２段階相関器のそれぞれはさらに、
   入力データを受信する第１のマルチプレクサと、
   前記入力データの第１の部分を受信して保存する第１の保存レジスタと、
   前記入力データの第２の部分を受信して保存する第２の保存レジスタと、
   入力データの前記第１の部分と、入力データの前記第２の部分を連結するための連結器と、
   書き込みポインタにより書き込まれ、読み出しポインタにより読み出されるデュアルポートメモリであって、前記連結された入力データを受信して保存するメモリと、
   前記メモリの読み出し／書き込みポインタ値を生成する、読み出し／書き込みアドレス生成部と、
   前記連結された入力データを読み出して保存する読み出しレジスタと、
   前記連結された入力データの、２つの異なる部分を解析する手段と、
   複数の相関レジスタと、
   前記複数の相関レジスタのうちの１つのデータに前記解析されたデータを加算すること、及び前記複数の相関レジスタうちの１つのデータから、前記解析されたデータを減算することにより、相関を実行する加算及び符号変換器と、
   前記加算及び符号変換器から、同時に相関を処理する前記複数の相関レジスタへの出力を多重する第２のマルチプレクサと、
   前記加算及び符号変換器から前記複数の相関レジスタへの出力を多重する第３のマルチプレクサと、
   前記複数の相関レジスタに保存された相関値を積算して、積算された相関値を生成する前記加算器と、
   複数の相関出力レジスタと、
   前記積算された相関値を、前記複数の相関出力レジスタの１つに多重する第４のマルチプレクサと、
   前記相関出力レジスタから、前記積算された相関値を出力する第５のマルチプレクサと、
   プライマリ同期符号のインデックスを生成するインデックス生成器と、
   前記複数の相関レジスタのうちの１つのデータに前記解析されたデータを加算するか、又は前記複数の相関レジスタのうちの１つのデータから前記解析されたデータを減算するかを決定するために、前記加算及び符号変換器に利用可能なプライマリ同期シーケンスを作成するプライマリ同期保存部であって、前記プライマリ同期シーケンスを保存するプライマリ同期保存部と、
   相関処理を制御する制御部と、
   前記積算された相関値の絶対値計算を実行する手段と
   を備える
   ことを特徴とする装置。
2. 前記１組の第２段階相関器のそれぞれは、同じ機能である、
   請求項１に記載の装置。
3. 前記装置は、移動装置である請求項１に記載の装置。

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