JP4829968B2 - メモリ・アーキテクチャを用いたプライマリ・セルサーチのための相関器 - Google Patents

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Description

本発明は、移動端末に関し、特に、プライマリ・セルサーチに用いる相関器に関する。
UMTS無線信号の時間の基本単位は、10ミリ秒(ms)の無線フレームであり、無線フレームは、それぞれが2560チップの15スロットに分割される。セル(又は基地局)からUMTS受信機へのUMTS無線信号は、“下りリンク信号”であり、反対方向の無線信号は、“上りリンク信号”と呼ばれる。
UMTS(Universal mobile Telecommunication System)WCDMA(Wideband Code−Division Multiple Access)標準の物理層は、3.84Mcpsのチップ・レートでの直接シーケンス・スペクトラム拡散(DSSS)変調を使用する。周波数分割複信(FDD)モードは、上りリンクチャンル及び下りリンクチャネルを、それぞれが5MHzである異なる周波数帯域で伝送する。このモードは、時分割複信(TDD)モードより多数のユーザを収容できるため、典型的には、広い屋外セルに使用される。TDDモードにおいては、同じ上りリンクチャネルと下りリンクチャネルが、異なるタイムスロットで伝送される。TDDモードは、FDDモード程、多くのユーザを収容しないので、TDDモードは、より小さなセルに適している。TDDモードは、FDDモードと比較し、非対称トラフィックの伝送により適している。
例えば、CDMA移動受信機といった、UMTSネットワーク内の受信機により実行される重要な手順は、セルサーチ動作である。セルサーチは、典型的には、受信機の一部として組み込まれているセルサーチ・システムにより実行される。セルサーチ・システムは、受信機が位置しているセルに関する同期情報を判定するため、受信機の電源投入後に活性化される。セルサーチ動作は、3段階の処理である。つまり、セルサーチ・システムは、スロット同期(第1の同期)と、フレーム同期及びスクランブル符号グループ判定(第2の同期)と、スクランブル符号判定とを実行する。
電源投入後、移動端末(MT)は、音声/データ通信の開始が可能になる前に、幾つかの動作を行わなければならない。第1に、受信機は、受信信号電力を調整し、アナログデジタル変換器でのクリッピンを防ぐために、自動利得制御(AGC)を実行する必要がある。この処理は、まず、同期チャネル(SCH)上で実行され、セルのスクランブル符号を獲得すると、ディスクランブルされた共通パイロットチャネル(CPICH)が使用される。
次に、受信機は、タイミング同期を獲得する必要がある。タイミング同期は、SCHチャネルにより達成できる。MTは、見つけることができる最も強いSCH信号を探索し、その信号で、MTは通信を開始するセルを決定する。SCHチャネルは周期的なので、受信機は、タイミング誤差を導出するために、プライマリSCHに対して相関を取ることができる。このチャネルに基づき、受信機は、チップ、シンボル及びスロット同期を達成することができる。
プライマリSCHは、システムの総てのセルで同じ信号を伝送する。セカンダリSCHは、セルごとに異なり、フレーム毎に繰り返すセカンダリ同期符号(SSC)のパターンを伝送する。MTがこのシーケンスを受信すると、フレーム同期が確立される。
セルサーチの実行において、セルサーチ・システムは、受信無線信号の同期チャネル(SCH)と共通パイロットチャネル(CPICH)にアクセスする。SCHは、プライマリSCHとセカンダリSCHから形成される複合チャネルである。各スロット内で、プライマリSCHは、プライマリ同期符号(PSC)を指定する。プライマリSCHは、しかしながら、各2560チップ・スロットの最初の256チップの間のみデータを含んでいる。公知の様に、“チップ”又は“チップ・レート”は、CDMA通信システム内の拡散符号のレートを参照している。
更に、パターンは、現在のセルのスクランブル符号が属するスクランブル符号グループを特定する。64個のスクランブル符号グループがあり、各グループは、8個のスクランブル符号を含んでいる。MTが現在のセルのスクランブル符号グループを判定すると、現在のセルのスクランブル符号は、このグループの8つの符号に絞り込まれる。
典型的な、キャリアベース受信機の獲得処理は以下の通りである。
プライマリ・セルサーチ
セカンダリ・セルサーチ
スクランブル符号決定
マルチパス探索
フィンガ割当て
符号トラック及び自動周波数制御(AFC)ループのロック
フィンガ出力の最大比合成(MRC)
受信機ロックが獲得され、データが上位レイヤに送信可能となる。
この獲得処理は長く、完了するまで数秒のオーダがかかり得る。
取り組む問題は、3G WCDMA受信機でのプライマリ・セルサーチ処理の第2段階のための面積効率の良い相関ブロックをどの様に実装するかである。プライマリ・セルサーチ処理の第1段階は、16連続サンプルの相関をとることを含み、16チップ毎に相関出力を生成する。この様に、第1段階の相関器は、ある相関のために、同時に16チップを保存することのみ必要であり、これは実行することが比較的簡単である。1チップ当たり4サンプルを使用する受信機でさえ、連続する256サンプルのみを保存すれば良い。これは、第1段階の相関器は、サンプルの連続するグループを、到着した時に処理することを意味する。
第2段階の処理における各相関も、16チップを必要とする。しかしながら、3G WCDMA標準で使用されている階層的ゴーレイ符号の性質により、これら16チップのそれぞれは、16チップだけ離れて位置している。この様に、1チップ当たり4サンプルを使用する受信機は、連続していない256チップを処理する必要がある。それどころか、ある相関のために、16×4=64サンプルだけ離れた256チップを必要とする。ある第2段階の相関に必要な総てのサンプルを保存するために、受信機は、1024位置のタップ遅延線を必要とする(16チップだけ離れた16チップで256チップ、そして、1チップ当たり4サンプルで、1024サンプル)。従来技術は、第2段階の相関を、レジスタに基づく設計により実装している。この数のレジスタ(例えば、1024)は、ASIC上での広いダイ・スペースを消費するので、ASICデザインに実用的ではない。この様に、より面積効率の良い手法が有利である。
本発明は、3G WCDMA受信機のプライマリ・セルサーチ処理で使用される相関器の第2の階層的段階のアーキテクチャである。使用されるアーキテクチャは、メモリに基づくものであり、ASIC上で利用可能なダイ・スペースの面積効率の良い設計を可能にする。
ある位置の数に対して、メモリはレジスタより効率的であるため、本発明は、メモリに基づく手法を使用する。しかしながら、デュアル・ポートRAMメモリブロックの特性は、あるクロック・サイクルで実行可能なメモリ読み出し/書き込みが、1サイクル当たり1回の読み出しと1回の書き込みに制限されることを意味している。これは、受信機の、1チップ当たり32クロック・サイクルという制限内で、総ての処理を可能にするために十分な読み出し及び書き込みを可能としないので、メモリブロック設計の課題を示している。1チップ当たり32クロック・サイクル内で所望の処理を達成するために、1クロック・サイクル当たり単一の読み出し及び書き込みを使用するための幾つかの特徴が、アーキテクチャに加えられる。
第1段階相関器から入力データを受信する第2段階相関器を備えており、第2段階相関器は、メモリ・アーキテクチャを利用する装置が記載される。読み出しポインタ及び書き込みポインタをリセットし、1組の保存レジスタの1つに入力データを交互に多重し、1組の保存レジスタの内容を連結し、連結された内容を、書き込みポインタに従いメモリに書き込み、連結された内容を、読み出しポインタに従い、メモリから読み出しレジスタに出力し、読み出しアドレス・ポインタを更新し、書き込みアドレス・ポインタを更新する、データの第2段階相関を行う方法も記載される。
本発明は、以下の図面を用いた詳細な説明から良く理解できる。図において、同様の要素には、同様の参照番号を表す。
セルサーチは、移動端末で実行される。セルサーチ処理の最上位レベルのブロック図である図1を参照すると、本発明は、プライマリ・セルサーチの第2段階で使用する相関器125、130を含み、これらは、プライマリ・セルサーチの第1段階相関器105、110から、実部入力115と虚部入力120を受信する。第1段階プライマリ・セルサーチ相関器105、110の出力は、第2段階相関器125、130に入力される。第2段階相関器125、130の出力は、非コヒーレント結合器135に出力され、非コヒーレント結合器135は、フレーム・バッファ140に入力を与える。フレーム・バッファ140は、セルサーチ結果を与える。
図2は、本発明のアーキテクチャのブロック図である。特に、図2は、プライマリ・セルサーチの第2段階で使用される、本発明の相関器のアーキテクチャである。本発明の相関器は、ASICのダイ・スペースの点で、面積効率が良いという利点を持つ、メモリ・アーキテクチャを使用する。図2のメモリ読み出し/書き込みアドレス生成ブロック235は、読み出し/書き込みポインタ値を生成する(図3にも示されている)。本発明の第2段階相関器123は、実際には、機能的には同一/等価である1組の第2段階相関器125、130である。第2段階相関器125と130の違いは、各第2段階相関器が受信する入力データ(実部と虚部)である。
第1段階相関器(図1に表示)の相関出力(実部と虚部)は、図2のマルチプレクサ205に到達する。これらサンプルは、1チップ当たり4回到達し、それらは、交互に多重されて、最初のものは、storage_low_reg(ロー保存レジスタ)210に、次のものは、storage_high_reg(ハイ保存レジスタ)215に、以下、交互に、保存レジスタに出力される。以下にて詳細に記述するロジックに基づき、ロー及びハイ保存レジスタ値(それぞれ16ビット幅)は、単一の32ビット値を形成するためにブロック225で連結され、所定のクロック・サイクルでメモリ230に書き込まれる。この手法は、クロック・サイクル当たり1回のメモリ書き込みのみという制限のため使用し、2つのサンプルを1つの値として保存することで、この設計は、各クロック・サイクルにおいてメモリ230に2つのサンプルを保存することを可能にする。この点でのメモリ230の使用は、チップのダイ・スペースを節約する。従来技術での実装は、メモリの代わりに、レジスタバンクを使用している。
値が、メモリの所定位置から読み出され、read_reg(リード・レジスタ)240に保存される。この点において、ビットは、上位及び下位の値に対応して解析され、2つの異なるサンプルとして処理される。インデックス生成器245は、PSCインデックス/シーケンスを生成する。read_reg240からサンプルを取得し、取得したサンプルを、保存されたPSCシーケンス・ブロック250の符号に基づき、corr_reg(相関レジスタ)のサンプルに加算、あるいは、corr_regのサンプルから減算することで、面積を必要とする乗算器を用いることなく、ブロック255において相関が実行される(PSCシーケンスが+1であれば、値は加算され、PSCシーケンスが−1であれば、値は減算される。)。corr_regはcorr_reg0[0]〜corr_reg0[3]270a、corr_reg1[0]〜corr_reg1[3]270b、corr_reg2[0]〜corr_reg2[3]270c、corr_reg3[0]〜corr_reg3[3]270dの、16個あることに留意すべきである。これは、4つの並列ブロックそれぞれにおいて、4つの相関を同時に保存して処理することを可能にするためである。各組のレジスタは、32クロック・サイクルの8クロック・サイクルを使用し、1組のレジスタのみが同時に使用される。ブロック255の出力は、マルチプレクサ260、265で多重化され、相関レジスタ270a〜270dに出力される。
ある相関の16の値の総てが加算ブロック275で積算された後、corr_regに保存された値は、4つの対応するcorr_out(相関出力)レジスタ285a〜285dの1つに、マルチプレクサ280経由で転送される。つまり、corr_out[0]=corr_reg0[0]+corr_reg1[0]+corr_reg2[0]+corr_reg3[0]285aである。
corr_outレジスタの出力は、図1の非コヒーレント結合器135に向けて多重化される。corr_outレジスタの内容の絶対値(ABS)を取ることも必要である。このブロックは、図2には示していないが、その機能は、corr_outレジスタ又はマルチプレクサ290の下流に追加するブロックにより実行される。
テーブル1に示す擬似コードは、どの様にアーキテクチャが動作するかについてのより詳細を与える。図2の制御ブロック220は、本発明の相関器の構成要素と機能を、調整し制御する。左の数字は、クロック・サイクルを示す。本発明のアークテクチャは、1つのサンプル当たり32クロックのクロック・サイクル構造に基づいている。
Figure 0004829968
Figure 0004829968
擬似コードのリセットコードは、他の総ての処理の開始前に、共に9ビットの数である読み出しポインタ(rp)及び書き込みポインタ(wp)を初期化する。相関レジスタ(corr_reg)及び相関出力レジスタ(corr_out)もまた初期化される。
擬似コードの相関出力コードは、クロック・サイクル0において、corr_out[0]及び[1]レジスタを、corr_regレジスタの内容に設定し、クロック・サイクル1において、corr_out[2]及び[3]レジスタを、corr_regレジスタの内容に設定する。
擬似コードのサンプル出力コードは、クロック・サイクル7で、corr_out[0]レジスタの絶対値(abs)の出力サンプル(samp_out)を与える。擬似コードのサンプル出力コードは、クロック・サイクル15で、corr_out[1]レジスタの絶対値(abs)の出力サンプル(samp_out)を与える。擬似コードのサンプル出力コードは、クロック・サイクル23で、corr_out[2]レジスタの絶対値(abs)の出力サンプル(samp_out)を与える。擬似コードのサンプル出力コードは、クロック・サイクル31で、corr_out[3]レジスタの絶対値(abs)の出力サンプル(samp_out)を与える。
クロック・サイクル0及び16で、擬似コードのメモリ入力/出力コードは、storage_low_regを、入力サンプル(samp_in)の値に設定する。クロック・サイクル8及び24で、擬似コードのメモリ入力/出力コードは、storage_high_regを、入力サンプル(samp_in)の値に設定する。更に、クロック・サイクル8及び24で、メモリ書き込みアドレスに、書き込みポインタ(wp)の値が設定され、アドレス内のメモリデータは、storage_high_regとstorage_low_regを連結した値に設定され、書き込みポインタ(wp)の値が減ぜられる。各クロック・サイクルにおいて、read_regは、メモリ読み出し/書き込みアドレス生成ブロック235が生成する読み出しアドレスに従いメモリから読み出されるdata_outに設定される。
擬似コードの相関及びメモリインタフェースコードは、以下の通り機能する。
クロック・サイクル0で、corr_reg3[0]及びcorr_reg3[1]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrpに等しくされる。
クロック・サイクル1で、corr_reg3[2]及びcorr_reg3[3]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrp−1に等しくされる。リードポインタは、その後、32だけ増加される。
クロック・サイクル2、4、6及び8で、corr_reg0[0]及びcorr_reg0[1]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrpに等しくされる。
クロック・サイクル3、5、7及び9で、corr_reg0[2]及びcorr_reg0[3]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrp−1に等しくされる。リードポインタは、その後、32だけ増加される。
クロック・サイクル10、12、14及び16で、corr_reg1[0]及びcorr_reg1[1]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrpに等しくされる。
クロック・サイクル11、13、15及び17で、corr_reg1[2]及びcorr_reg1[3]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrp−1に等しくされる。リードポインタは、その後、32だけ増加される。
クロック・サイクル18、20、22及び24で、corr_reg2[0]及びcorr_reg2[1]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrpに等しくされる。
クロック・サイクル19、21、23及び25で、corr_reg2[2]及びcorr_reg2[3]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrp−1に等しくされる。リードポインタは、その後、32だけ増加される。
クロック・サイクル26、28及び30で、corr_reg3[0]及びcorr_reg3[1]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrpに等しくされる。
クロック・サイクル27、29及び31で、corr_reg3[2]及びcorr_reg3[3]は、read_regの上位及び下位サンプルに更新される。2クロック・サイクル先のため“読み出し”アドレスはメモリに書き込まれ、“読み出し”アドレスはrp−1に等しくされる。クロック・サイクル31でなければ、リードポインタは、その後、32だけ増加される。クロック・サイクル31であれば、リードポインタは、482だけ減ぜられる。
図3に関し、書き込みポインタ(wp)は値1に初期化され、各32クロック・サイクル周期内で2回減ぜられる(モジュロ512)。読み出しポインタ(rp)は値3に初期化され、各32クロック・サイクル周期内で15回、32だけ増加され、32クロック・サイクル周期ごとに1回、482(512−30)だけ減ぜられる。本発明のデュアル・ポート・メモリ及びその利用は、読み出し及び書き込みポインタが同じメモリを異なるときにアドレス指定するバッファ又はスライディングウインドウの様なものである。つまり、読み出されるメモリ位置と、書き込まれるメモリ位置のオーバーラップは無い。これは、クロック・サイクル当たり、1回の読み出し及び1回の書き込みのみであるからである。読み出し及び書き込みポインタのインデックスと、増加及び減少の値は、サンプル/チップの数が増加又は減少すると、変化する。具体的には、本例の512の位置を有するデュアル・ポート・メモリを示す図3を参照すると、各位置は32ビットであり、リセット時、書き込みポインタ(wp)は1に初期化され、読み出しポインタ(rp)は3に初期化される。最初の32クロック・サイクルの後、書き込みポインタ(wp)は511であり、読み出しポインタ(rp)は1である。
本発明の第2段階相関器の動作のフローチャートである図4を参照する。ステップ405で、サンプルは、交互に、storage_reg_low及びstorage_reg_highに多重化される。ステップ410で、storage_reg_low及びstorage_reg_highの内容が連結され、メモリ読み出し/書き込みアドレス生成ブロック235によって指定される書き込みポインタ(wp)に従い、メモリに単一の値として書き込まれる。ステップ415で、クロック・サイクルごとに、メモリ230からのサンプルは、メモリ読み出し/書き込みアドレス生成ブロック235によって指定される読み出しポインタ(rp)に従い、read_reg240に出力される。ステップ420で、ブロック245により生成され、ブロック250に保存されたPSCインデックス/シーケンスの符号に基づき、(+/−)read_reg240の値を、対応するcorr_reg270a〜270dの値に加算することにより相関処理が実行される。ステップ425で、16個の積算処理の後、corr_regの値は、加算器275及びマルチプレクサ280経由で、対応するcorr_out285a〜285dに保存され、4つの相関の並行処理が効果的に完了する。corr_out285a〜285dレジスタの値の絶対値(abs)が、corr_out285a〜285dレジスタで、あるいは、ステップ430での相関値の出力前に、corr_out285a〜285dレジスタの出力が(図示しない)絶対値ブロックに多重化されることで、求められる。
本発明は、例えば、移動端末、アクセスポイント又は移動体通信網内において、種々のタイプのハードウェア、ソフトウェア、ファームウェア、特別な目的のプロセッサ、又は、それらの組合せで実現可能であることが理解される。好ましくは、本発明は、ハードウェアとソフトウェアの組合せとして実装される。更に、ソフトウェアは、好ましくは、プログラム保存装置上で明白に具現化されたアプリケーションプログラムとして実装される。アプリケーションプログラムは、任意の好ましいアーキテクチャの装置にアップロードされて、その装置により実行される。好ましくは、装置は、1つ以上の中央処理部(CPU)、ランダムアクセスメモリ(RAM)及び入出力(I/O)インタフェースの様なハードウェアを有するコンピュータプラットフォーム上で実装される。コンピュータプラットフォームは、オペレーティングシステム及びマイクロ命令コードも含んでいる。上述した種々の処理及び機能は、オペレーティングシステム経由で実行されるマイクロ命令コードの部分又はアプリケーションプログラムの部分(又は、それらの組合せ)であるかもしれない。更に、追加のデータ保存装置やプリント装置の様な、種々の他の周辺機器がコンピュータプラットフォームに接続可能である。
図を用いて説明した、システムを構成する要素と、方法ステップの幾つかは、好ましくは、ソフトウェアで実装され、システム要素(又は、方法ステップ)は、本発明のプログラムの方法により異なるかもしれない。この教示により、当業者は、本発明の同様の実装や構成を考えることができる。
セルサーチ処理の最上位レベルのブロック図である。 本発明のアーキテクチャのブロック図である。 本発明の原理による、メモリの読み出し/書き込みポインタの利用の実施形態である。 本発明の原理によるフローチャートである。
符号の説明
105、110 第1段階相関器
123、125、130 第2段階相関器
135 非コヒーレント結合器
140 フレーム・バッファ
210 ロー保存レジスタ
215 ハイ保存レジスタ
220 制御ブロック
225 連結ブロック
230 メモリ
235 メモリ読み出し/書き込みアドレス生成ブロック
240 リード・レジスタ
245 インデックス生成器
250 PSCシーケンス・ブロック
255 相関ブロック
260、265、280、290 マルチプレクサ
270a〜270d 相関レジスタ
275 加算ブロック
285a〜285d 相関出力レジスタ

Claims (3)

  1. 第1段階相関器から入力データを受信する第2段階相関器を備えている装置であって、
    前記第2段階相関器は、メモリアーキテクチャを備え、
    前記第2段階相関器は、1組の第2段階相関器を備え、
    前記1組の第2段階相関器のうちの第1のものは、入力データの実部の値を受信して処理し、前記1組の第2段階相関器のうちの第2のものは、入力データの虚部の値を受信して処理し、
    前記1組の第2段階相関器のそれぞれはさらに、
    入力データを受信する第1のマルチプレクサと、
    前記入力データの第1の部分を受信して保存する第1の保存レジスタと、
    前記入力データの第2の部分を受信して保存する第2の保存レジスタと、
    入力データの前記第1の部分と、入力データの前記第2の部分を連結するための連結器と、
    書き込みポインタにより書き込まれ、読み出しポインタにより読み出されるデュアルポートメモリであって、前記連結された入力データを受信して保存するメモリと、
    前記メモリの読み出し/書き込みポインタ値を生成する、読み出し/書き込みアドレス生成部と、
    前記連結された入力データを読み出して保存する読み出しレジスタと、
    前記連結された入力データの、2つの異なる部分を解析する手段と、
    複数の相関レジスタと、
    前記複数の相関レジスタのうちの1つのデータに前記解析されたデータを加算すること、及び前記複数の相関レジスタうちの1つのデータから、前記解析されたデータを減算することにより、相関を実行する加算及び符号変換器と、
    前記加算及び符号変換器から、同時に相関を処理する前記複数の相関レジスタへの出力を多重する第2のマルチプレクサと、
    前記加算及び符号変換器から前記複数の相関レジスタへの出力を多重する第3のマルチプレクサと、
    前記複数の相関レジスタに保存された相関値を積算して、積算された相関値を生成する前記加算器と、
    複数の相関出力レジスタと、
    前記積算された相関値を、前記複数の相関出力レジスタの1つに多重する第4のマルチプレクサと、
    前記相関出力レジスタから、前記積算された相関値を出力する第5のマルチプレクサと、
    プライマリ同期符号のインデックスを生成するインデックス生成器と、
    前記複数の相関レジスタのうちの1つのデータに前記解析されたデータを加算するか、又は前記複数の相関レジスタのうちの1つのデータから前記解析されたデータを減算するかを決定するために、前記加算及び符号変換器に利用可能なプライマリ同期シーケンスを作成するプライマリ同期保存部であって、前記プライマリ同期シーケンスを保存するプライマリ同期保存部と、
    相関処理を制御する制御部と、
    前記積算された相関値の絶対値計算を実行する手段と
    を備える
    ことを特徴とする装置。
  2. 前記1組の第2段階相関器のそれぞれは、同じ機能である、
    請求項に記載の装置。
  3. 前記装置は、移動装置である請求項1に記載の装置。
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