JP3398708B2 - スペクトル拡散受信装置 - Google Patents

スペクトル拡散受信装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、CDMA(符号分
割多重アクセス:Code Division Multiple Access)
方式のスペクトル拡散受信装置に関する。
【0002】
【従来の技術】CDMA方式のスペクトラム拡散受信装
置において、マルチパスからの信号を受信し、各パス毎
に対応したタイミング調整により同期をとって相関処理
し、各パスの相関出力をレイク(以下、RAKEと称す
る)合成して目的の信号を得るスペクトル拡散受信装置
の構成例を図3に示す。
【0003】図3において、レプリカ符号発生器34、
相関器35、同期検波器36 (34、35、36をまと
めてフィンガ処理部という)は、それぞれタイミング制
御回路33によって割り当てられたタイミングで検波を
行なう。タイミング調整バッファ37でタイミングを合
わせた検波データがRAKE合成器38に入力されるこ
とによりRAKE合成され、復調データが出力される。
このことは、先願として特開平10−190528号に
詳細に開示されている。
【0004】
【発明が解決しようとする課題】従来、上述したRAK
E合成はシンボル単位で行なっており、従って問題はな
かったが、さらに発達したGSM(Global System fo
r Mobile communication)コア・ネットワークおよび
無線アクセス技術に基づく第3世代移動システム用技術
仕様を策定するための標準化団体である3GPP(3rdG
eneration Partnership Project:第3世代パートナ
ーシップ・プロジェクト)の規定では、 複数シンボル
に跨る処理が追加されている。このため、複数シンボル
をまとめて処理するのに適しているアーキテクチャが必
要となってきた。
【0005】また、フィンガ本数の増加、マルチコード
等RAKEの機能増加にともなって処理が複雑になって
きているため、従来のようにシンボル単位でハードウェ
アにより処理するよりもソフトウェアで処理した方が機
能性、拡張性に富む。いずれにしても従来例によれば複
数シンボルを跨いだRAKE処理が不可能であり、シン
ボル単位での処理が要求されるため、ソフトウェアで処
理を行なうことが困難であった。更に、従来技術によれ
ば、タイミング遅延の許容量やフィンガ数が増加すると
回路の増加が著しくコスト高になるといった問題もあっ
た。
【0006】本発明は上記事情に鑑みてなされたもので
あり、受信データに基づきフィンガ処理部で生成された
逆拡散データをRAKE合成する際に、逆拡散データを
一つの記憶回路に書き込んだ後にRAKE合成すること
により、複数シンボルを跨いだRAKE合成を可能と
し、また、タイミング調整を行なうことで記憶回路を介
在させることにより、ある一定の単位でまとめてRAK
E合成以降の処理を行ない、ソフトウェア記述による回
路設計を行なう場合に適するようにしたスペクトル拡散
受信装置を提供することを目的とする。また、記憶回路
を一面だけ持つことでアドレスデコーダを一元化して、
回路を小型化することのできるスペクトル拡散受信装置
を提供することも目的とする。
【0007】
【課題を解決するための手段】上記した課題を解決する
ため、請求項1に記載の発明は、マルチパスからの受信
データを、各パス毎に対応したタイミングに従って同期
をとって相関処理し、前記各パスの相関出力信号をレイ
ク合成するスペクトル拡散受信装置において、前記タイ
ミングに従う逆拡散データを生成する複数のフィンガ処
理回路と、前記逆拡散データが所定のシンボル長単位で
格納される記憶回路と、前記記憶回路に所定のシンボル
長の逆拡散データが格納されたときにタイミング信号を
出力するタイミング調整回路と、前記タイミング調整回
路により出力されるタイミング信号により前記記憶回路
から所定のシンボル長の逆拡散データを読み出し、レイ
ク合成を行なうレイク合成器とを備えてなり、前記各フ
ィンガ処理回路は、所定のシンボル長の逆拡散が終了す
る毎にその逆拡散データと逆拡散データ出力フラグを生
成出力し、前記タイミング調整回路は、前記各フィンガ
処理回路によって生成出力される逆拡散データ出力フラ
グを参照し、前記各フィンガ処理回路の処理タイミング
が異なるとき、前記逆拡散データ出力フラグが入力され
たタイミングでその逆拡散データを前記記憶回路に書き
込み、前記各フィンガ処理回路の処理タイミングが同時
であったとき、異なるフィンが処理回路から各々出力さ
れる逆拡散データを予め決められた優先順位に従って前
記記憶回路に書き込むこととした。このことにより、受
信データに基づきフィンガ処理回路で生成された逆拡散
データをRAKE合成する際に、逆拡散データを一つの
記憶回路に書き込んだ後にRAKE合成することによ
り、複数シンボルを跨いだRAKE合成を可能とし、ま
た、タイミング調整を行なうことで記憶回路を介在させ
ることにより、ある一定の単位でまとめてRAKE合成
以降の処理を行なうものであり、ソフトウェア記述によ
る回路設計を行なう場合にも適する。
【0008】請求項2に記載の発明は、前記タイミング
調整回路は、前記記憶回路に所定のシンボル長の逆拡散
データが格納されたときにレイク合成のためのタイミン
グ信号を出力することを特徴とする。このことにより、
記憶回路に対する書き込みがある一定の単位で行われ、
RAKE合成以降の処理をソフトウェアで行うことが容
易になり、また、記憶回路周辺も単純な構成で済み、特
に、記憶回路を一面だけ持つことでアドレスデコーダを
一元化して回路規模を小型化できる。
【0009】請求項3に記載の発明は、前記記憶回路に
前記逆拡散データを書き込むときに生成されるアドレス
は、前記記憶回路へ書き込むフィンガ番号、前記フィン
ガ処理回路で処理するシンボル番号ならびに前記記憶回
路に所定のシンボル長の逆拡散データが格納されたと
き、0、1の値を交互にとる変数によって決まることを
特徴とする。このことにより、各フィンガ処理回路から
出力される逆拡散データを記憶回路に書き込む順番が制
御され、また、アドレス生成がプログラム化されること
により、タイミング調整回路による調停ならびにソフト
ウェア処理が容易となり、複数シンボルを跨ぐRAKE
合成を簡単に行なうことができる。また、ある一定の単
位でRAKE合成以降の処理を行なうためソフトウェア
での処理が可能となり、記憶回路を一面だけ持つことに
より、回路規模の小型化もはかれる。
【0010】
【0011】
【0012】
【発明の実施の形態】図1は本発明におけるスペクトル
拡散受信装置の一実施形態を示すブロック図である。本
発明のスペクトル拡散受信装置は、アンテナ1、無線回
路2、タイミング制御回路3、フィンガ処理回路10
0、101、102、タイミング調整回路71、記憶回
路81、RAKE合成器10で構成される。フィンガ処
理回路100 は、レプリカ符号発生器40、相関器5
0、同期検波器60から構成される。同様にフィンガ処
理回路101は、レプリカ符号発生器41、相関器5
1、同期検波器61から、フィンガ処理回路102は、
レプリカ符号発生器42、相関器52、同期検波器62
から構成される。
【0013】上記構成において、まず、アンテナ1で受
信された変調波を無線回路2がベースバンド信号に変換
する。タイミング制御回路3はベースバンド信号からマ
ルチパスの位相(フィンガ処理タイミング110、11
1、112)を検出する。フィンガ処理回路100は、
フィンガ処理タイミング110に従って逆拡散を行な
い、逆拡散データ120と逆拡散データ出力フラグ15
0を出力する。同様にフィンガ処理回路101は、フィ
ンガ処理タイミング111に従って逆拡散を行ない、逆
拡散データ121と逆拡散データ出力フラグ151を出
力し、フィンガ処理回路102は、フィンガ処理タイミ
ング112に従って逆拡散を行ない、逆拡散データ12
2と逆拡散データ出力フラグ152を出力する。
【0014】タイミング調整回路71は、逆拡散データ
出力フラグ(150、151、152) により、各フ
ィンガの処理が終了したことを検出し、逆拡散データ
(120、121、122)のタイミング調停を行な
う。タイミング調整回路71は、逆拡散データ出力フラ
グが1個だけ入力された場合、すなわち、各フィンガ処
理回路100、101、102の処理タイミングが異な
る場合、逆拡散データ出力フラグ150、151、15
2が入力されたタイミングで記憶回路81に逆拡散デー
タを書き込む。このとき、フィンガ番号、シンボル番
号、図2のフローチャート内に示されている変数ban
kにより生成される書き込みアドレス130、書き込み
信号132により、逆拡散データが書き込みデータ13
1として記憶回路81に書き込まれる。
【0015】タイミング調整回路71に複数の逆拡散デ
ータ出力フラグ150、151、152が入力された場
合、すなわち、各フィンガ処理回路100、101、1
02の処理タイミングが同時となるような場合は、あら
かじめ決められた優先順位に基づいた順番で記憶回路8
1への逆拡散データの書き込みが行なわれる。例えば、
逆拡散データ出力フラグ150、151、152が同時
に3個入力された場合、すなわち、3本のフィンガのタ
イミングが同時であった場合、まず、逆拡散データ12
0を記憶回路81に書き込む。次に、1サイクル待った
後、逆拡散データ121を記憶回路81に書き込む。同
様に、更に1サイクル待った後、逆拡散データ122を
記憶回路81に書き込む。一般的に拡散レートと比較し
てシンボルレートは大きいため、タイミングを待つ時間
には余裕があり、すべての逆拡散データを問題なく順番
に書き込むことが出来る。
【0016】記憶回路81にはある長さ単位(スロット
単位等)の2倍の逆拡散データが格納される。タイミン
グ調整回路71は、ある長さ単位(スロット単位) の逆
拡散データの格納が終了した後、タイミング信号9を発
生し、RAKE合成器10に通知する。RAKE合成器
10は、このタイミング信号9により、読み出しアドレ
ス140のデータを読み出し信号142 によって逆拡
散データを読み出して(読み出しデータ141) RAK
E合成を行なう。この動作と並行して、記憶回路81の
別のアドレスには逆拡散データが順次書き込まれる。な
お、図1に示すレプリカ符号発生器40、41、42、
相関器50、51、52、同期検波器60、61、62
の構成は従来から周知化されており、また、本発明とは
直接関係しないので、その詳細な説明は省略する。
【0017】図2は、図1に示すスペクトル拡散受信装
置の回路動作をフローチャートで示した図である。図2
中、点線で囲った部分はタイミング調整回路71の処理
を示す。また、図2に示すフローチャート中、変数“N
sym”は、1スロットあたりのシンボル数、“fsy
m[a]”はフィンガのシンボル番号、“outfla
g[a]”はフィンガ処理回路100(101、10
2)の逆拡散出力フラグ、“outP”は記憶回路81
(dpram)へ書き込むフィンガ番号、“bank”
は、dpramアドレスの最上位ビット、“dpra
m”は記憶回路81、“%”は余剰演算子とする。ま
た、ここでは、フィンガを3本あるものとして説明す
る。
【0018】以下、図2に示すフローチャートを参照し
ながら図1に示す本発明実施形態の動作について詳細に
説明する。まず、変数“fsym”、“bank”に
“0”を設定して初期化すると共に、タイミング制御回
路3に逆拡散タイミングを設定する(ステップA1、A
2、A3)。そして、アンテナ1で受信された変調波は
無線回路2によってベースバンド信号に変換され、タイ
ミング制御回路3によってベースバンド信号からマルチ
パスの位相(フィンガ処理タイミング110、101、
102)が検出される。
【0019】フィンガ処理回路100は先に設定された
逆拡散タイミング110に従って逆拡散を行ない(ステ
ップA3、A4)、逆拡散データ120を出力する。同
様にフィンガ処理回路101は、フィンガ処理タイミン
グ111に従って逆拡散を行ない、逆拡散データ121
を出力し、フィンガ処理回路102は、フィンガ処理タ
イミング112に従って逆拡散を行ない、逆拡散データ
122を出力する。各フィンガ処理回路100、10
1、102は、1シンボル分の逆拡散が終了するとそれ
ぞれ逆拡散データ出力フラグ150、151、152を
出力する。次に、ステップA5で逆拡散データ出力フラ
グが出力されているか否かを判定し、出力されていなけ
れば、ステップA4の動作に戻り逆拡散を続ける。
【0020】ステップA5において、逆拡散データ出力
フラグが1個のみ出力されている場合と2個以上出力さ
れている場合がある。以下、フィンガ処理回路101と
フィンガ処理回路102から同時に逆拡散データ出力フ
ラグ150、151が出力された場合について説明す
る。ステップA5で逆拡散データ出力フラグが検出され
ると、ステップA6の処理に進む。ステップA6ではフ
ィンガ処理回路100の逆拡散データ出力フラグの有無
を検出する。ここでは、フィンガ100の逆拡散データ
出力フラグ150は出力されていないので、ステップA
7の処理に進む。
【0021】ステップA7ではフィンガ処理回路101
の逆拡散データ出力フラグ151の有無を検出する。こ
こではフィンガ処理回路101の逆拡散データ出力フラ
グ151が出力されているので、ステップA9の処理に
進む。ステップA9ではフィンガ処理回路101の逆拡
散データ出力フラグ151を“0”に設定し、記憶回路
81への書き込みアドレスの要素の一つである変数“o
utP”にフィンガ番号“1” を設定してステップA
11の処理に進む。ステップA11ではフィンガ処理回
路101の逆拡散データを、bank[outP]、o
utP、fsym[outP]に従う記憶回路81のア
ドレスに書き込む。
【0022】ステップA12では、フィンガ処理回路1
01のシンボル番号fsym[outP]をカウントア
ップする。ステップA13では、フィンガ処理回路10
1のスロットが終了したかどうかを判定し、フィンガ処
理回路101のスロットが終了していない場合、ステッ
A5の動作に戻り、逆拡散データ出力フラグ150、
151、152が出力されているか否かを判定する。こ
こでは、フィンガ処理回路102の逆拡散データ出力フ
ラグ152が出力されているため、ステップA6の処理
に進む。ステップA6ではフィンガ処理回路100の逆
拡散データ出力フラグ150が検出されないのでステッ
プA7の動作に進む。
【0023】ステップA7では、フィンガ処理回路10
1の逆拡散データ出力フラグ151が検出されないの
で、つまり、フィンガ処理回路102の逆拡散データ出
力フラグ152が出力されているので、ステップA8の
処理に進む。ステップA8では、フィンガ処理回路10
2の逆拡散データ出力フラグ152を“0”に設定し、
記憶回路81への書き込みアドレスの要素の一つである
変数“outP”にフィンガ番号“2” をセットし、
ステップA11の処理に進む。以下、ステップA12以
降を処理し、上記のステップA4からステップA13に
至る動作をスロットが終了するまで繰り返す。
【0024】フィンガ番号outPのスロットが終了し
た後、ステップA13からステップA14の動作に進
み、bank[outP]に“1”を加算する。このと
き、bank[outP]は“0”か“1”の値をとる。
ステップA15では、全フィンガのスロットが終了した
か否かを判定する。ここで、全フィンガのスロットが終
了していない場合、ステップA5の動作に戻る。全フィ
ンガのスロットが終了した場合、ステップA16の処理
に進み、タイミング信号9を“1”(スロット終了)に
設定してステップA5の動作に戻る。
【0025】RAKE合成器10はタイミング信号9を
受け取った後、記憶回路81から逆拡散データを読み出
してRAKE合成を行なう。そして、タイミング信号9
を“0”に戻し、以降、ステップA4からA16に至る
一連の動作を繰り返す。なお、逆拡散タイミングが新た
に設定された場合はステップA1の動作に戻る。
【0026】以上説明のように本発明は、受信データに
基づきフィンガ処理部100、101、102で生成さ
れた逆拡散データをRAKE合成する際に、逆拡散デー
タを一つの記憶回路81に書き込んだ後にRAKE合成
することにより、複数シンボルを跨いだRAKE合成を
可能とし、また、タイミング調整回路71でタイミング
調整を行なうことで記憶回路81を介在させることによ
り、ある一定の単位でまとめてRAKE合成以降の処理
を行ない、ソフトウェア記述による回路設計を行なう場
合にも適するものである。また、記憶回路を一面だけ持
つことでアドレスデコーダを一元化して、回路を小型化
することもできる。なお、上述した本発明実施形態にお
いては、フィンガ本数を3本、記憶回路81への格納単
位がスロットとして説明したが、フィンガの本数はN
本、記憶回路81への格納単位はMシンボルとして任意
に構成することができる。なお、本発明が上記各実施形
態に制限されず、本発明の技術思想の範囲内において、
各実施形態は適宜変更され得ることは明らかである。
【0027】
【発明の効果】以上説明のように本発明によれば、記憶
回路内にはある長さ単位の逆拡散データを格納し、その
逆拡散データが例えば記憶回路の半分を埋めたときにタ
イミング信号を出力することでRAKE合成を起動する
ことで複数シンボルを跨ぐRAKE合成が可能となる。
また、一つの記憶回路に複数シンボルの逆拡散データを
持つことにより、複数シンボルを跨いだRAKE合成が
可能となる他、記憶回路に対しての書き込みがある一定
の単位で行われるのでRAKE合成以降の処理をソフト
ウェア化することが容易となる。更に、タイミング調整
回路で記憶回路への書き込みタイミングを調整し、記憶
回路を一面だけ持つことにより回路を小型化することも
可能である。
【図面の簡単な説明】
【図1】 本発明におけるスペクトル拡散受信装置の一
実施形態を示すブロック図である。
【図2】 図1に示す本発明実施形態の動作をフローチ
ャートで示した図である。
【図3】 従来におけるスペクトル拡散受信装置の構成
例を示すブロック図である。
【符号の説明】
1…アンテナ、2…無線回路、3…タイミング制御回
路、10…RAKE合成器、71…タイミング調整回
路、81…記憶回路、100(101、102)…フィ
ンガ処理回路、150(151、152)…逆拡散デー
タ出力フラグ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2001−345737(JP,A) 特開 平11−187342(JP,A) 特開 平9−73781(JP,A) 特開 平8−194641(JP,A) 特開 平11−203196(JP,A) 特開 平11−331124(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H04L 7/00 - 7/10

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 マルチパスからの受信データを、各パス
    毎に対応したタイミングに従って同期をとって相関処理
    し、前記各パスの相関出力信号をレイク合成するスペク
    トル拡散受信装置において、前記タイミングに従う逆拡
    散データを生成する複数のフィンガ処理回路と、前記逆
    拡散データが所定のシンボル長単位で格納される記憶回
    路と、前記記憶回路に所定のシンボル長の逆拡散データ
    が格納されたときにタイミング信号を出力するタイミン
    グ調整回路と、前記タイミング調整回路により出力され
    るタイミング信号により前記記憶回路から所定のシンボ
    ル長の逆拡散データを読み出し、レイク合成を行なうレ
    イク合成器とを備えてなり、 前記各フィンガ処理回路は、所定のシンボル長の逆拡散
    が終了する毎にその逆拡散データと逆拡散データ出力フ
    ラグを生成出力し、前記タイミング調整回路は、前記各
    フィンガ処理回路によって生成出力される逆拡散データ
    出力フラグを参照し、前記各フィンガ処理回路の処理タ
    イミングが異なるとき、前記逆拡散データ出力フラグが
    入力されたタイミングでその逆拡散データを前記記憶回
    路に書き込み、 前記各フィンガ処理回路の処理タイミングが同時であっ
    たとき、異なるフィンが処理回路から各々出力される逆
    拡散データを予め決められた優先順位に従って前記記憶
    回路に書き込む ことを特徴とするスペクトル拡散受信装
    置。
  2. 【請求項2】 前記タイミング調整回路は、前記記憶回
    路に所定のシンボル長の逆拡散データが格納されたとき
    にレイク合成のためのタイミング信号を出力することを
    特徴とする請求項1に記載のスペクトル拡散受信装置。
  3. 【請求項3】 前記記憶回路に前記逆拡散データを書き
    込むときに生成されるアドレスは、前記記憶回路へ書き
    込むフィンガ番号、前記フィンガ処理回路で処理するシ
    ンボル番号ならびに前記記憶回路に所定のシンボル長の
    逆拡散データが格納されたとき、0、1の値を交互にと
    る変数によって決まることを特徴とする請求項1に記載
    のスペクトル拡散受信装置。
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