JP2001345737A - スペクトル拡散受信装置 - Google Patents
スペクトル拡散受信装置Info
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- 239000006185 dispersion Substances 0.000 abstract 4
- 230000001360 synchronised effect Effects 0.000 description 6
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- 230000000875 corresponding effect Effects 0.000 description 2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7097—Interference-related aspects
- H04B1/711—Interference-related aspects the interference being multi-path interference
- H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
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- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【課題】 複数シンボルを跨いだＲＡＫＥ合成を可能と
し、また、ソフトウェア記述による回路設計を行なう場
合に適するようにしたスペクトル拡散受信装置を提供す
る。 【解決手段】 マルチパスからの受信データを、各パス
毎に対応したタイミングに従って同期をとって相関処理
し、各パスの相関出力信号をＲＡＫＥ合成するスペクト
ル拡散受信装置であって、タイミングに従う逆拡散デー
タを生成する複数のフィンガ処理回路１００（１０１、
１０２）と、逆拡散データが所定長単位で格納される記
憶回路８１と、記憶回路８１に所定量の逆拡散データが
格納されたときにタイミング信号を出力するタイミング
調整回路７１と、タイミング調整回路７１により出力さ
れるタイミング信号により記憶回路８１から所定長の逆
拡散データを読み出し、ＲＡＫＥ合成を行なうＲＡＫＥ
合成器１０とを備えた。
し、また、ソフトウェア記述による回路設計を行なう場
合に適するようにしたスペクトル拡散受信装置を提供す
る。 【解決手段】 マルチパスからの受信データを、各パス
毎に対応したタイミングに従って同期をとって相関処理
し、各パスの相関出力信号をＲＡＫＥ合成するスペクト
ル拡散受信装置であって、タイミングに従う逆拡散デー
タを生成する複数のフィンガ処理回路１００（１０１、
１０２）と、逆拡散データが所定長単位で格納される記
憶回路８１と、記憶回路８１に所定量の逆拡散データが
格納されたときにタイミング信号を出力するタイミング
調整回路７１と、タイミング調整回路７１により出力さ
れるタイミング信号により記憶回路８１から所定長の逆
拡散データを読み出し、ＲＡＫＥ合成を行なうＲＡＫＥ
合成器１０とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ（符号分
割多重アクセス：Code Division Multiple Access）
方式のスペクトル拡散受信装置に関する。
割多重アクセス：Code Division Multiple Access）
方式のスペクトル拡散受信装置に関する。
【０００２】
【従来の技術】ＣＤＭＡ方式のスペクトラム拡散受信装
置において、マルチパスからの信号を受信し、各パス毎
に対応したタイミング調整により同期をとって相関処理
し、各パスの相関出力をレイク（以下、ＲＡＫＥと称す
る）合成して目的の信号を得るスペクトル拡散受信装置
の構成例を図３に示す。
置において、マルチパスからの信号を受信し、各パス毎
に対応したタイミング調整により同期をとって相関処理
し、各パスの相関出力をレイク（以下、ＲＡＫＥと称す
る）合成して目的の信号を得るスペクトル拡散受信装置
の構成例を図３に示す。
【０００３】図３において、レプリカ符号発生器３４、
相関器３５、同期検波器３６ (３４、３５、３６をまと
めてフィンガ処理部という)は、それぞれタイミング制
御回路３３によって割り当てられたタイミングで検波を
行なう。タイミング調整バッファ３７でタイミングを合
わせた検波データがＲＡＫＥ合成器３８に入力されるこ
とによりＲＡＫＥ合成され、復調データが出力される。
このことは、先願として特開平１０−１９０５２８号に
詳細に開示されている。
相関器３５、同期検波器３６ (３４、３５、３６をまと
めてフィンガ処理部という)は、それぞれタイミング制
御回路３３によって割り当てられたタイミングで検波を
行なう。タイミング調整バッファ３７でタイミングを合
わせた検波データがＲＡＫＥ合成器３８に入力されるこ
とによりＲＡＫＥ合成され、復調データが出力される。
このことは、先願として特開平１０−１９０５２８号に
詳細に開示されている。
【０００４】
【発明が解決しようとする課題】従来、上述したＲＡＫ
Ｅ合成はシンボル単位で行なっており、従って問題はな
かったが、さらに発達したＧＳＭ（Global System fo
r Mobile communication）コア・ネットワークおよび
無線アクセス技術に基づく第３世代移動システム用技術
仕様を策定するための標準化団体である３ＧＰＰ（3rdG
eneration Partnership Project：第３世代パートナ
ーシップ・プロジェクト）の規定では、 複数シンボル
に跨る処理が追加されている。このため、複数シンボル
をまとめて処理するのに適しているアーキテクチャが必
要となってきた。
Ｅ合成はシンボル単位で行なっており、従って問題はな
かったが、さらに発達したＧＳＭ（Global System fo
r Mobile communication）コア・ネットワークおよび
無線アクセス技術に基づく第３世代移動システム用技術
仕様を策定するための標準化団体である３ＧＰＰ（3rdG
eneration Partnership Project：第３世代パートナ
ーシップ・プロジェクト）の規定では、 複数シンボル
に跨る処理が追加されている。このため、複数シンボル
をまとめて処理するのに適しているアーキテクチャが必
要となってきた。
【０００５】また、フィンガ本数の増加、マルチコード
等ＲＡＫＥの機能増加にともなって処理が複雑になって
きているため、従来のようにシンボル単位でハードウェ
アにより処理するよりもソフトウェアで処理した方が機
能性、拡張性に富む。いずれにしても従来例によれば複
数シンボルを跨いだＲＡＫＥ処理が不可能であり、シン
ボル単位での処理が要求されるため、ソフトウェアで処
理を行なうことが困難であった。更に、従来技術によれ
ば、タイミング遅延の許容量やフィンガ数が増加すると
回路の増加が著しくコスト高になるといった問題もあっ
た。
等ＲＡＫＥの機能増加にともなって処理が複雑になって
きているため、従来のようにシンボル単位でハードウェ
アにより処理するよりもソフトウェアで処理した方が機
能性、拡張性に富む。いずれにしても従来例によれば複
数シンボルを跨いだＲＡＫＥ処理が不可能であり、シン
ボル単位での処理が要求されるため、ソフトウェアで処
理を行なうことが困難であった。更に、従来技術によれ
ば、タイミング遅延の許容量やフィンガ数が増加すると
回路の増加が著しくコスト高になるといった問題もあっ
た。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、受信データに基づきフィンガ処理部で生成された
逆拡散データをＲＡＫＥ合成する際に、逆拡散データを
一つの記憶回路に書き込んだ後にＲＡＫＥ合成すること
により、複数シンボルを跨いだＲＡＫＥ合成を可能と
し、また、タイミング調整を行なうことで記憶回路を介
在させることにより、ある一定の単位でまとめてＲＡＫ
Ｅ合成以降の処理を行ない、ソフトウェア記述による回
路設計を行なう場合に適するようにしたスペクトル拡散
受信装置を提供することを目的とする。また、記憶回路
を一面だけ持つことでアドレスデコーダを一元化して、
回路を小型化することのできるスペクトル拡散受信装置
を提供することも目的とする。
あり、受信データに基づきフィンガ処理部で生成された
逆拡散データをＲＡＫＥ合成する際に、逆拡散データを
一つの記憶回路に書き込んだ後にＲＡＫＥ合成すること
により、複数シンボルを跨いだＲＡＫＥ合成を可能と
し、また、タイミング調整を行なうことで記憶回路を介
在させることにより、ある一定の単位でまとめてＲＡＫ
Ｅ合成以降の処理を行ない、ソフトウェア記述による回
路設計を行なう場合に適するようにしたスペクトル拡散
受信装置を提供することを目的とする。また、記憶回路
を一面だけ持つことでアドレスデコーダを一元化して、
回路を小型化することのできるスペクトル拡散受信装置
を提供することも目的とする。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ために請求項１に記載の発明は、受信データに基づいて
生成される逆拡散データをＲＡＫＥ合成する際、複数シ
ンボルの逆拡散データを一旦記憶回路に格納した後に所
定のタイミング調整を行うことによりＲＡＫＥ合成する
こととした。このことにより、記憶回路内にはある長さ
単位の逆拡散データを格納し、その逆拡散データが例え
ば記憶回路の半分を埋めたときにタイミング信号を出力
することでＲＡＫＥ合成を起動することで複数シンボル
を跨ぐＲＡＫＥ合成が可能となる。
ために請求項１に記載の発明は、受信データに基づいて
生成される逆拡散データをＲＡＫＥ合成する際、複数シ
ンボルの逆拡散データを一旦記憶回路に格納した後に所
定のタイミング調整を行うことによりＲＡＫＥ合成する
こととした。このことにより、記憶回路内にはある長さ
単位の逆拡散データを格納し、その逆拡散データが例え
ば記憶回路の半分を埋めたときにタイミング信号を出力
することでＲＡＫＥ合成を起動することで複数シンボル
を跨ぐＲＡＫＥ合成が可能となる。
【０００８】請求項２に記載の発明は、マルチパスから
の受信データを、各パス毎に対応したタイミングに従っ
て同期をとって相関処理し、各パスの相関出力信号をＲ
ＡＫＥ合成するスペクトル拡散受信装置であって、タイ
ミングに従う逆拡散データを生成する複数のフィンガ処
理回路と、逆拡散データが所定長単位で格納される記憶
回路と、記憶回路に所定量の逆拡散データが格納された
ときにタイミング信号を出力するタイミング調整回路
と、タイミング調整回路により出力されるタイミング信
号により記憶回路から所定長の逆拡散データを読み出
し、ＲＡＫＥ合成を行なうＲＡＫＥ合成器とを備えるこ
ととした。上記構成により、受信データに基づきフィン
ガ処理回路で生成された逆拡散データをＲＡＫＥ合成す
る際に、逆拡散データを一つの記憶回路に書き込んだ後
にＲＡＫＥ合成することにより、複数シンボルを跨いだ
ＲＡＫＥ合成を可能とし、また、タイミング調整を行な
うことで記憶回路を介在させることにより、ある一定の
単位でまとめてＲＡＫＥ合成以降の処理を行なうもので
あり、ソフトウェア記述による回路設計を行なう場合に
も適する。
の受信データを、各パス毎に対応したタイミングに従っ
て同期をとって相関処理し、各パスの相関出力信号をＲ
ＡＫＥ合成するスペクトル拡散受信装置であって、タイ
ミングに従う逆拡散データを生成する複数のフィンガ処
理回路と、逆拡散データが所定長単位で格納される記憶
回路と、記憶回路に所定量の逆拡散データが格納された
ときにタイミング信号を出力するタイミング調整回路
と、タイミング調整回路により出力されるタイミング信
号により記憶回路から所定長の逆拡散データを読み出
し、ＲＡＫＥ合成を行なうＲＡＫＥ合成器とを備えるこ
ととした。上記構成により、受信データに基づきフィン
ガ処理回路で生成された逆拡散データをＲＡＫＥ合成す
る際に、逆拡散データを一つの記憶回路に書き込んだ後
にＲＡＫＥ合成することにより、複数シンボルを跨いだ
ＲＡＫＥ合成を可能とし、また、タイミング調整を行な
うことで記憶回路を介在させることにより、ある一定の
単位でまとめてＲＡＫＥ合成以降の処理を行なうもので
あり、ソフトウェア記述による回路設計を行なう場合に
も適する。
【０００９】請求項３に記載の発明は、請求項２に記載
のスペクトル拡散受信装置において、タイミング調整回
路は、前記記憶回路に所定量の逆拡散データが格納され
たとき,つまり全フィンガの所定量の処理が終了したと
きにＲＡＫＥ合成タイミング信号を出力することとし
た。このことにより、記憶回路に対する書き込みがある
一定の単位で行われ、ＲＡＫＥ合成以降の処理をソフト
ウェアで行うことが容易になり、また、記憶回路周辺も
単純な構成で済み、特に、記憶回路を一面だけ持つこと
でアドレスデコーダを一元化して回路規模を小型化でき
る。
のスペクトル拡散受信装置において、タイミング調整回
路は、前記記憶回路に所定量の逆拡散データが格納され
たとき,つまり全フィンガの所定量の処理が終了したと
きにＲＡＫＥ合成タイミング信号を出力することとし
た。このことにより、記憶回路に対する書き込みがある
一定の単位で行われ、ＲＡＫＥ合成以降の処理をソフト
ウェアで行うことが容易になり、また、記憶回路周辺も
単純な構成で済み、特に、記憶回路を一面だけ持つこと
でアドレスデコーダを一元化して回路規模を小型化でき
る。
【００１０】請求項４に記載の発明は、請求項２に記載
のスペクトル拡散受信装置において、各フィンガ処理回
路は、所定長の逆拡散が終了する毎にその逆拡散データ
と逆拡散データ出力フラグを出力し、タイミング調整回
路は、各フィンガ処理回路によって出力される逆拡散デ
ータ出力フラグを参照し、各フィンガの処理回路のタイ
ミングが異なるとき、逆拡散データ出力フラグが入力さ
れたタイミングでその逆拡散データを記憶回路に書き込
み、各フィンガ処理回路タイミングが同時のとき、あら
かじめ決められた優先順位に従いその逆拡散データを記
憶回路に書き込むこととした。
のスペクトル拡散受信装置において、各フィンガ処理回
路は、所定長の逆拡散が終了する毎にその逆拡散データ
と逆拡散データ出力フラグを出力し、タイミング調整回
路は、各フィンガ処理回路によって出力される逆拡散デ
ータ出力フラグを参照し、各フィンガの処理回路のタイ
ミングが異なるとき、逆拡散データ出力フラグが入力さ
れたタイミングでその逆拡散データを記憶回路に書き込
み、各フィンガ処理回路タイミングが同時のとき、あら
かじめ決められた優先順位に従いその逆拡散データを記
憶回路に書き込むこととした。
【００１１】また、請求項５に記載の発明は、請求項４
に記載のスペクトル拡散受信装置において、記憶回路に
逆拡散データを書き込むときに生成されるアドレスは、
記憶回路へ書き込むフィンガ番号、フィンガ処理回路で
処理するシンボル番号ならびに前記記憶回路に所定量の
逆拡散データが格納されたとき、つまり全フィンガの所
定量の処理が終了したとき、０、１の値を交互にとる変
数によって決まることとした。このことにより、各フィ
ンガ処理回路から出力される逆拡散データを記憶回路に
書き込む順番が制御され、また、アドレス生成がプログ
ラム化されることにより、タイミング調整回路による調
停ならびにソフトウェア処理が容易となり、複数シンボ
ルを跨ぐＲＡＫＥ合成を簡単に行なうことができる。ま
た、ある一定の単位でＲＡＫＥ合成以降の処理を行なう
ためソフトウェアでの処理が可能となり、記憶回路を一
面だけ持つことにより、回路規模の小型化もはかれる。
に記載のスペクトル拡散受信装置において、記憶回路に
逆拡散データを書き込むときに生成されるアドレスは、
記憶回路へ書き込むフィンガ番号、フィンガ処理回路で
処理するシンボル番号ならびに前記記憶回路に所定量の
逆拡散データが格納されたとき、つまり全フィンガの所
定量の処理が終了したとき、０、１の値を交互にとる変
数によって決まることとした。このことにより、各フィ
ンガ処理回路から出力される逆拡散データを記憶回路に
書き込む順番が制御され、また、アドレス生成がプログ
ラム化されることにより、タイミング調整回路による調
停ならびにソフトウェア処理が容易となり、複数シンボ
ルを跨ぐＲＡＫＥ合成を簡単に行なうことができる。ま
た、ある一定の単位でＲＡＫＥ合成以降の処理を行なう
ためソフトウェアでの処理が可能となり、記憶回路を一
面だけ持つことにより、回路規模の小型化もはかれる。
【００１２】
【発明の実施の形態】図１は本発明におけるスペクトル
拡散受信装置の一実施形態を示すブロック図である。本
発明のスペクトル拡散受信装置は、アンテナ１、無線回
路２、タイミング制御回路３、フィンガ処理回路１０
０、１０１、１０２、タイミング調整回路７１、記憶回
路８１、ＲＡＫＥ合成器１０で構成される。フィンガ処
理回路１００ は、レプリカ符号発生器４０、相関器５
０、同期検波器６０から構成される。同様にフィンガ処
理回路１０１は、レプリカ符号発生器４１、相関器５
１、同期検波器６１から、フィンガ処理回路１０２は、
レプリカ符号発生器４２、相関器５２、同期検波器６２
から構成される。
拡散受信装置の一実施形態を示すブロック図である。本
発明のスペクトル拡散受信装置は、アンテナ１、無線回
路２、タイミング制御回路３、フィンガ処理回路１０
０、１０１、１０２、タイミング調整回路７１、記憶回
路８１、ＲＡＫＥ合成器１０で構成される。フィンガ処
理回路１００ は、レプリカ符号発生器４０、相関器５
０、同期検波器６０から構成される。同様にフィンガ処
理回路１０１は、レプリカ符号発生器４１、相関器５
１、同期検波器６１から、フィンガ処理回路１０２は、
レプリカ符号発生器４２、相関器５２、同期検波器６２
から構成される。
【００１３】上記構成において、まず、アンテナ１で受
信された変調波を無線回路２がベースバンド信号に変換
する。タイミング制御回路３はベースバンド信号からマ
ルチパスの位相(フィンガ処理タイミング１１０、１１
１、１１２)を検出する。フィンガ処理回路１００は、
フィンガ処理タイミング１１０に従って逆拡散を行な
い、逆拡散データ１２０と逆拡散データ出力フラグ１５
０を出力する。同様にフィンガ処理回路１０１は、フィ
ンガ処理タイミング１１１に従って逆拡散を行ない、逆
拡散データ１２１と逆拡散データ出力フラグ１５１を出
力し、フィンガ処理回路１０２は、フィンガ処理タイミ
ング１１２に従って逆拡散を行ない、逆拡散データ１２
２と逆拡散データ出力フラグ１５２を出力する。
信された変調波を無線回路２がベースバンド信号に変換
する。タイミング制御回路３はベースバンド信号からマ
ルチパスの位相(フィンガ処理タイミング１１０、１１
１、１１２)を検出する。フィンガ処理回路１００は、
フィンガ処理タイミング１１０に従って逆拡散を行な
い、逆拡散データ１２０と逆拡散データ出力フラグ１５
０を出力する。同様にフィンガ処理回路１０１は、フィ
ンガ処理タイミング１１１に従って逆拡散を行ない、逆
拡散データ１２１と逆拡散データ出力フラグ１５１を出
力し、フィンガ処理回路１０２は、フィンガ処理タイミ
ング１１２に従って逆拡散を行ない、逆拡散データ１２
２と逆拡散データ出力フラグ１５２を出力する。
【００１４】タイミング調整回路７１は、逆拡散データ
出力フラグ（１５０、１５１、１５２） により、各フ
ィンガの処理が終了したことを検出し、逆拡散データ
（１２０、１２１、１２２）のタイミング調停を行な
う。タイミング調整回路７１は、逆拡散データ出力フラ
グが１個だけ入力された場合、すなわち、各フィンガ処
理回路１００、１０１、１０２の処理タイミングが異な
る場合、逆拡散データ出力フラグ１５０、１５１、１５
２が入力されたタイミングで記憶回路８１に逆拡散デー
タを書き込む。このとき、フィンガ番号、シンボル番
号、図２のフローチャート内に示されている変数ｂａｎ
ｋにより生成される書き込みアドレス１３０、書き込み
信号１３２により、逆拡散データが書き込みデータ１３
１として記憶回路８１に書き込まれる。
出力フラグ（１５０、１５１、１５２） により、各フ
ィンガの処理が終了したことを検出し、逆拡散データ
（１２０、１２１、１２２）のタイミング調停を行な
う。タイミング調整回路７１は、逆拡散データ出力フラ
グが１個だけ入力された場合、すなわち、各フィンガ処
理回路１００、１０１、１０２の処理タイミングが異な
る場合、逆拡散データ出力フラグ１５０、１５１、１５
２が入力されたタイミングで記憶回路８１に逆拡散デー
タを書き込む。このとき、フィンガ番号、シンボル番
号、図２のフローチャート内に示されている変数ｂａｎ
ｋにより生成される書き込みアドレス１３０、書き込み
信号１３２により、逆拡散データが書き込みデータ１３
１として記憶回路８１に書き込まれる。
【００１５】タイミング調整回路７１に複数の逆拡散デ
ータ出力フラグ１５０、１５１、１５２が入力された場
合、すなわち、各フィンガ処理回路１００、１０１、１
０２の処理タイミングが同時となるような場合は、あら
かじめ決められた優先順位に基づいた順番で記憶回路８
１への逆拡散データの書き込みが行なわれる。例えば、
逆拡散データ出力フラグ１５０、１５１、１５２が同時
に３個入力された場合、すなわち、３本のフィンガのタ
イミングが同時であった場合、まず、逆拡散データ１２
０を記憶回路８１に書き込む。次に、１サイクル待った
後、逆拡散データ１２１を記憶回路８１に書き込む。同
様に、更に１サイクル待った後、逆拡散データ１２２を
記憶回路８１に書き込む。一般的に拡散レートと比較し
てシンボルレートは大きいため、タイミングを待つ時間
には余裕があり、すべての逆拡散データを問題なく順番
に書き込むことが出来る。
ータ出力フラグ１５０、１５１、１５２が入力された場
合、すなわち、各フィンガ処理回路１００、１０１、１
０２の処理タイミングが同時となるような場合は、あら
かじめ決められた優先順位に基づいた順番で記憶回路８
１への逆拡散データの書き込みが行なわれる。例えば、
逆拡散データ出力フラグ１５０、１５１、１５２が同時
に３個入力された場合、すなわち、３本のフィンガのタ
イミングが同時であった場合、まず、逆拡散データ１２
０を記憶回路８１に書き込む。次に、１サイクル待った
後、逆拡散データ１２１を記憶回路８１に書き込む。同
様に、更に１サイクル待った後、逆拡散データ１２２を
記憶回路８１に書き込む。一般的に拡散レートと比較し
てシンボルレートは大きいため、タイミングを待つ時間
には余裕があり、すべての逆拡散データを問題なく順番
に書き込むことが出来る。
【００１６】記憶回路８１にはある長さ単位（スロット
単位等）の２倍の逆拡散データが格納される。タイミン
グ調整回路７１は、ある長さ単位(スロット単位) の逆
拡散データの格納が終了した後、タイミング信号９を発
生し、ＲＡＫＥ合成器１０に通知する。ＲＡＫＥ合成器
１０は、このタイミング信号９により、読み出しアドレ
ス１４０のデータを読み出し信号１４２ によって逆拡
散データを読み出して(読み出しデータ１４１) ＲＡＫ
Ｅ合成を行なう。この動作と並行して、記憶回路８１の
別のアドレスには逆拡散データが順次書き込まれる。な
お、図１に示すレプリカ符号発生器４０、４１、４２、
相関器５０、５１、５２、同期検波器６０、６１、６２
の構成は従来から周知化されており、また、本発明とは
直接関係しないので、その詳細な説明は省略する。
単位等）の２倍の逆拡散データが格納される。タイミン
グ調整回路７１は、ある長さ単位(スロット単位) の逆
拡散データの格納が終了した後、タイミング信号９を発
生し、ＲＡＫＥ合成器１０に通知する。ＲＡＫＥ合成器
１０は、このタイミング信号９により、読み出しアドレ
ス１４０のデータを読み出し信号１４２ によって逆拡
散データを読み出して(読み出しデータ１４１) ＲＡＫ
Ｅ合成を行なう。この動作と並行して、記憶回路８１の
別のアドレスには逆拡散データが順次書き込まれる。な
お、図１に示すレプリカ符号発生器４０、４１、４２、
相関器５０、５１、５２、同期検波器６０、６１、６２
の構成は従来から周知化されており、また、本発明とは
直接関係しないので、その詳細な説明は省略する。
【００１７】図２は、図１に示すスペクトル拡散受信装
置の回路動作をフローチャートで示した図である。図２
中、点線で囲った部分はタイミング調整回路７１の処理
を示す。また、図２に示すフローチャート中、変数“Ｎ
ｓｙｍ”は、１スロットあたりのシンボル数、“ｆｓｙ
ｍ［ａ］”はフィンガのシンボル番号、“ｏｕｔｆｌａ
ｇ［ａ］”はフィンガ処理回路１００（１０１、１０
２）の逆拡散出力フラグ、“ｏｕｔＰ”は記憶回路８１
（ｄｐｒａｍ）へ書き込むフィンガ番号、“ｂａｎｋ”
は、ｄｐｒａｍアドレスの最上位ビット、“ｄｐｒａ
ｍ”は記憶回路８１、“％”は余剰演算子とする。ま
た、ここでは、フィンガを３本あるものとして説明す
る。
置の回路動作をフローチャートで示した図である。図２
中、点線で囲った部分はタイミング調整回路７１の処理
を示す。また、図２に示すフローチャート中、変数“Ｎ
ｓｙｍ”は、１スロットあたりのシンボル数、“ｆｓｙ
ｍ［ａ］”はフィンガのシンボル番号、“ｏｕｔｆｌａ
ｇ［ａ］”はフィンガ処理回路１００（１０１、１０
２）の逆拡散出力フラグ、“ｏｕｔＰ”は記憶回路８１
（ｄｐｒａｍ）へ書き込むフィンガ番号、“ｂａｎｋ”
は、ｄｐｒａｍアドレスの最上位ビット、“ｄｐｒａ
ｍ”は記憶回路８１、“％”は余剰演算子とする。ま
た、ここでは、フィンガを３本あるものとして説明す
る。
【００１８】以下、図２に示すフローチャートを参照し
ながら図１に示す本発明実施形態の動作について詳細に
説明する。まず、変数“ｆｓｙｍ”、“ｂａｎｋ”に
“０”を設定して初期化すると共に、タイミング制御回
路３に逆拡散タイミングを設定する（ステップＡ１、Ａ
２、Ａ３）。そして、アンテナ１で受信された変調波は
無線回路２によってベースバンド信号に変換され、タイ
ミング制御回路３によってベースバンド信号からマルチ
パスの位相(フィンガ処理タイミング１１０、１０１、
１０２)が検出される。
ながら図１に示す本発明実施形態の動作について詳細に
説明する。まず、変数“ｆｓｙｍ”、“ｂａｎｋ”に
“０”を設定して初期化すると共に、タイミング制御回
路３に逆拡散タイミングを設定する（ステップＡ１、Ａ
２、Ａ３）。そして、アンテナ１で受信された変調波は
無線回路２によってベースバンド信号に変換され、タイ
ミング制御回路３によってベースバンド信号からマルチ
パスの位相(フィンガ処理タイミング１１０、１０１、
１０２)が検出される。
【００１９】フィンガ処理回路１００は先に設定された
逆拡散タイミング１１０に従って逆拡散を行ない（ステ
ップＡ３、Ａ４）、逆拡散データ１２０を出力する。同
様にフィンガ処理回路１０１は、フィンガ処理タイミン
グ１１１に従って逆拡散を行ない、逆拡散データ１２１
を出力し、フィンガ処理回路１０２は、フィンガ処理タ
イミング１１２に従って逆拡散を行ない、逆拡散データ
１２２を出力する。各フィンガ処理回路１００、１０
１、１０２は、１シンボル分の逆拡散が終了するとそれ
ぞれ逆拡散データ出力フラグ１５０、１５１、１５２を
出力する。次に、ステップＡ５で逆拡散データ出力フラ
グが出力されているか否かを判定し、出力されていなけ
れば、ステップＡ４の動作に戻り逆拡散を続ける。
逆拡散タイミング１１０に従って逆拡散を行ない（ステ
ップＡ３、Ａ４）、逆拡散データ１２０を出力する。同
様にフィンガ処理回路１０１は、フィンガ処理タイミン
グ１１１に従って逆拡散を行ない、逆拡散データ１２１
を出力し、フィンガ処理回路１０２は、フィンガ処理タ
イミング１１２に従って逆拡散を行ない、逆拡散データ
１２２を出力する。各フィンガ処理回路１００、１０
１、１０２は、１シンボル分の逆拡散が終了するとそれ
ぞれ逆拡散データ出力フラグ１５０、１５１、１５２を
出力する。次に、ステップＡ５で逆拡散データ出力フラ
グが出力されているか否かを判定し、出力されていなけ
れば、ステップＡ４の動作に戻り逆拡散を続ける。
【００２０】ステップＡ５において、逆拡散データ出力
フラグが１個のみ出力されている場合と２個以上出力さ
れている場合がある。以下、フィンガ処理回路１０１と
フィンガ処理回路１０２から同時に逆拡散データ出力フ
ラグ１５０、１５１が出力された場合について説明す
る。ステップＡ５で逆拡散データ出力フラグが検出され
ると、ステップＡ６の処理に進む。ステップＡ６ではフ
ィンガ処理回路１００の逆拡散データ出力フラグの有無
を検出する。ここでは、フィンガ１００の逆拡散データ
出力フラグ１５０は出力されていないので、ステップＡ
７の処理に進む。
フラグが１個のみ出力されている場合と２個以上出力さ
れている場合がある。以下、フィンガ処理回路１０１と
フィンガ処理回路１０２から同時に逆拡散データ出力フ
ラグ１５０、１５１が出力された場合について説明す
る。ステップＡ５で逆拡散データ出力フラグが検出され
ると、ステップＡ６の処理に進む。ステップＡ６ではフ
ィンガ処理回路１００の逆拡散データ出力フラグの有無
を検出する。ここでは、フィンガ１００の逆拡散データ
出力フラグ１５０は出力されていないので、ステップＡ
７の処理に進む。
【００２１】ステップＡ７ではフィンガ処理回路１０１
の逆拡散データ出力フラグ１５１の有無を検出する。こ
こではフィンガ処理回路１０１の逆拡散データ出力フラ
グ１５１が出力されているので、ステップＡ９の処理に
進む。ステップＡ９ではフィンガ処理回路１０１の逆拡
散データ出力フラグ１５１を“０”に設定し、記憶回路
８１への書き込みアドレスの要素の一つである変数“ｏ
ｕｔＰ”にフィンガ番号“１” を設定してステップＡ
１１の処理に進む。ステップＡ１１ではフィンガ処理回
路１０１の逆拡散データを、ｂａｎｋ［ｏｕｔＰ］、ｏ
ｕｔＰ、ｆｓｙｍ［ｏｕｔＰ］に従う記憶回路８１のア
ドレスに書き込む。
の逆拡散データ出力フラグ１５１の有無を検出する。こ
こではフィンガ処理回路１０１の逆拡散データ出力フラ
グ１５１が出力されているので、ステップＡ９の処理に
進む。ステップＡ９ではフィンガ処理回路１０１の逆拡
散データ出力フラグ１５１を“０”に設定し、記憶回路
８１への書き込みアドレスの要素の一つである変数“ｏ
ｕｔＰ”にフィンガ番号“１” を設定してステップＡ
１１の処理に進む。ステップＡ１１ではフィンガ処理回
路１０１の逆拡散データを、ｂａｎｋ［ｏｕｔＰ］、ｏ
ｕｔＰ、ｆｓｙｍ［ｏｕｔＰ］に従う記憶回路８１のア
ドレスに書き込む。
【００２２】ステップＡ１２では、フィンガ処理回路１
０１のシンボル番号ｆｓｙｍ［ｏｕｔＰ］をカウントア
ップする。ステップＡ１３では、フィンガ処理回路１０
１のスロットが終了したかどうかを判定し、フィンガ処
理回路１０１のスロットが終了していない場合、ステッ
プＡ４の動作に戻り、逆拡散を行なう。次に、ステップ
Ａ５で逆拡散データ出力フラグ１５０、１５１、１５２
が出力されているか否かを判定する。ここでは、フィン
ガ処理回路１０２の逆拡散データ出力フラグ１５２が出
力されているため、ステップＡ６の処理に進む。ステッ
プＡ６ではフィンガ処理回路１００の逆拡散データ出力
フラグ１５０が検出されないのでステップＡ７の動作に
進む。
０１のシンボル番号ｆｓｙｍ［ｏｕｔＰ］をカウントア
ップする。ステップＡ１３では、フィンガ処理回路１０
１のスロットが終了したかどうかを判定し、フィンガ処
理回路１０１のスロットが終了していない場合、ステッ
プＡ４の動作に戻り、逆拡散を行なう。次に、ステップ
Ａ５で逆拡散データ出力フラグ１５０、１５１、１５２
が出力されているか否かを判定する。ここでは、フィン
ガ処理回路１０２の逆拡散データ出力フラグ１５２が出
力されているため、ステップＡ６の処理に進む。ステッ
プＡ６ではフィンガ処理回路１００の逆拡散データ出力
フラグ１５０が検出されないのでステップＡ７の動作に
進む。
【００２３】ステップＡ７では、フィンガ処理回路１０
１の逆拡散データ出力フラグ１５１が検出されないの
で、つまり、フィンガ処理回路１０２の逆拡散データ出
力フラグ１５２が出力されているので、ステップＡ８の
処理に進む。ステップＡ８では、フィンガ処理回路１０
２の逆拡散データ出力フラグ１５２を“０”に設定し、
記憶回路８１への書き込みアドレスの要素の一つである
変数“ｏｕｔＰ”にフィンガ番号“２” をセットし、
ステップＡ１１の処理に進む。以下、ステップＡ１２以
降を処理し、上記のステップＡ４からステップＡ１３に
至る動作をスロットが終了するまで繰り返す。
１の逆拡散データ出力フラグ１５１が検出されないの
で、つまり、フィンガ処理回路１０２の逆拡散データ出
力フラグ１５２が出力されているので、ステップＡ８の
処理に進む。ステップＡ８では、フィンガ処理回路１０
２の逆拡散データ出力フラグ１５２を“０”に設定し、
記憶回路８１への書き込みアドレスの要素の一つである
変数“ｏｕｔＰ”にフィンガ番号“２” をセットし、
ステップＡ１１の処理に進む。以下、ステップＡ１２以
降を処理し、上記のステップＡ４からステップＡ１３に
至る動作をスロットが終了するまで繰り返す。
【００２４】フィンガ番号ｏｕｔＰのスロットが終了し
た場合、ステップＡ１３からステップＡ１４の動作に進
み、ｂａｎｋ［ｏｕｔＰ］に“１”を加算する。このと
き、ｂａｎｋ［ｏｕｔＰ］は“０”か“１”の値をと
る。ステップＡ１５では、全フィンガのスロットが終了
したか否かを判定する。ここで、全フィンガのスロット
が終了していない場合、ステップＡ１４の動作に戻る。
全フィンガのスロットが終了した場合、ステップＡ１６
の処理に進み、タイミング信号９を“１”（スロット終
了）に設定してステップＡ４の動作に戻る。
た場合、ステップＡ１３からステップＡ１４の動作に進
み、ｂａｎｋ［ｏｕｔＰ］に“１”を加算する。このと
き、ｂａｎｋ［ｏｕｔＰ］は“０”か“１”の値をと
る。ステップＡ１５では、全フィンガのスロットが終了
したか否かを判定する。ここで、全フィンガのスロット
が終了していない場合、ステップＡ１４の動作に戻る。
全フィンガのスロットが終了した場合、ステップＡ１６
の処理に進み、タイミング信号９を“１”（スロット終
了）に設定してステップＡ４の動作に戻る。
【００２５】ＲＡＫＥ合成器１０はタイミング信号９を
受け取った後、記憶回路８１から逆拡散データを読み出
してＲＡＫＥ合成を行なう。そして、タイミング信号９
を“０”に戻し、以降、ステップＡ４からＡ１６に至る
一連の動作を繰り返す。なお、逆拡散タイミングが新た
に設定された場合はステップＡ１の動作に戻る。
受け取った後、記憶回路８１から逆拡散データを読み出
してＲＡＫＥ合成を行なう。そして、タイミング信号９
を“０”に戻し、以降、ステップＡ４からＡ１６に至る
一連の動作を繰り返す。なお、逆拡散タイミングが新た
に設定された場合はステップＡ１の動作に戻る。
【００２６】以上説明のように本発明は、受信データに
基づきフィンガ処理部１００、１０１、１０２で生成さ
れた逆拡散データをＲＡＫＥ合成する際に、逆拡散デー
タを一つの記憶回路８１に書き込んだ後にＲＡＫＥ合成
することにより、複数シンボルを跨いだＲＡＫＥ合成を
可能とし、また、タイミング調整回路７１でタイミング
調整を行なうことで記憶回路８１を介在させることによ
り、ある一定の単位でまとめてＲＡＫＥ合成以降の処理
を行ない、ソフトウェア記述による回路設計を行なう場
合にも適するものである。また、記憶回路を一面だけ持
つことでアドレスデコーダを一元化して、回路を小型化
することもできる。なお、上述した本発明実施形態にお
いては、フィンガ本数を３本、記憶回路８１への格納単
位がスロットとして説明したが、フィンガの本数はＮ
本、記憶回路８１への格納単位はＭシンボルとして任意
に構成することができる。なお、本発明が上記各実施形
態に制限されず、本発明の技術思想の範囲内において、
各実施形態は適宜変更され得ることは明らかである。
基づきフィンガ処理部１００、１０１、１０２で生成さ
れた逆拡散データをＲＡＫＥ合成する際に、逆拡散デー
タを一つの記憶回路８１に書き込んだ後にＲＡＫＥ合成
することにより、複数シンボルを跨いだＲＡＫＥ合成を
可能とし、また、タイミング調整回路７１でタイミング
調整を行なうことで記憶回路８１を介在させることによ
り、ある一定の単位でまとめてＲＡＫＥ合成以降の処理
を行ない、ソフトウェア記述による回路設計を行なう場
合にも適するものである。また、記憶回路を一面だけ持
つことでアドレスデコーダを一元化して、回路を小型化
することもできる。なお、上述した本発明実施形態にお
いては、フィンガ本数を３本、記憶回路８１への格納単
位がスロットとして説明したが、フィンガの本数はＮ
本、記憶回路８１への格納単位はＭシンボルとして任意
に構成することができる。なお、本発明が上記各実施形
態に制限されず、本発明の技術思想の範囲内において、
各実施形態は適宜変更され得ることは明らかである。
【００２７】
【発明の効果】以上説明のように本発明によれば、記憶
回路内にはある長さ単位の逆拡散データを格納し、その
逆拡散データが例えば記憶回路の半分を埋めたときにタ
イミング信号を出力することでＲＡＫＥ合成を起動する
ことで複数シンボルを跨ぐＲＡＫＥ合成が可能となる。
また、一つの記憶回路に複数シンボルの逆拡散データを
持つことにより、複数シンボルを跨いだＲＡＫＥ合成が
可能となる他、記憶回路に対しての書き込みがある一定
の単位で行われるのでＲＡＫＥ合成以降の処理をソフト
ウェア化することが容易となる。更に、タイミング調整
回路で記憶回路への書き込みタイミングを調整し、記憶
回路を一面だけ持つことにより回路を小型化することも
可能である。
回路内にはある長さ単位の逆拡散データを格納し、その
逆拡散データが例えば記憶回路の半分を埋めたときにタ
イミング信号を出力することでＲＡＫＥ合成を起動する
ことで複数シンボルを跨ぐＲＡＫＥ合成が可能となる。
また、一つの記憶回路に複数シンボルの逆拡散データを
持つことにより、複数シンボルを跨いだＲＡＫＥ合成が
可能となる他、記憶回路に対しての書き込みがある一定
の単位で行われるのでＲＡＫＥ合成以降の処理をソフト
ウェア化することが容易となる。更に、タイミング調整
回路で記憶回路への書き込みタイミングを調整し、記憶
回路を一面だけ持つことにより回路を小型化することも
可能である。
【図１】 本発明におけるスペクトル拡散受信装置の一
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図２】 図１に示す本発明実施形態の動作をフローチ
ャートで示した図である。
ャートで示した図である。
【図３】 従来におけるスペクトル拡散受信装置の構成
例を示すブロック図である。
例を示すブロック図である。
１…アンテナ、２…無線回路、３…タイミング制御回
路、１０…ＲＡＫＥ合成器、７１…タイミング調整回
路、８１…記憶回路、１００（１０１、１０２）…フィ
ンガ処理回路、１５０（１５１、１５２）…逆拡散デー
タ出力フラグ
路、１０…ＲＡＫＥ合成器、７１…タイミング調整回
路、８１…記憶回路、１００（１０１、１０２）…フィ
ンガ処理回路、１５０（１５１、１５２）…逆拡散デー
タ出力フラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 勇一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5K022 EE01 EE32 EE36 5K047 AA01 AA16 CC01 GG27 GG32 HH15 JJ06 LL06 MM13 MM24
Claims (5)
- 【請求項１】 受信データに基づいて生成される逆拡散
データをレイク合成する際、複数シンボルの逆拡散デー
タを一旦記憶回路に記憶した後、所定のタイミング調整
を行うことによりレイク合成することを特徴とするスペ
クトル拡散受信装置。 - 【請求項２】 マルチパスからの受信データを、各パス
毎に対応したタイミングに従って同期をとって相関処理
し、前記各パスの相関出力信号をレイク合成するスペク
トル拡散受信装置において、 前記タイミングに従う逆拡散データを生成する複数のフ
ィンガ処理回路と、 前記逆拡散データが所定長単位で格納される記憶回路
と、 前記記憶回路に所定量の逆拡散データが格納されたとき
にタイミング信号を出力するタイミング調整回路と、 前記タイミング調整回路により出力されるタイミング信
号により前記記憶回路から所定長の逆拡散データを読み
出し、レイク合成を行なうレイク合成器とを備えたこと
を特徴とするスペクトル拡散受信装置。 - 【請求項３】 前記タイミング調整回路は、前記記憶回
路に所定量の逆拡散データが格納されたときにレイク合
成のためのタイミング信号を出力することを特徴とする
請求項２に記載のスペクトル拡散受信装置。 - 【請求項４】 前記各フィンガ処理回路は、所定長の逆
拡散が終了する毎にその逆拡散データと逆拡散データ出
力フラグを生成出力し、 前記タイミング調整回路は、前記各フィンガ処理回路に
よって生成出力される逆拡散データ出力フラグを参照
し、前記各フィンガ処理回路の処理タイミングが異なる
とき、前記逆拡散データ出力フラグが入力されたタイミ
ングでその逆拡散データを前記記憶回路に書き込み、 前記各フィンガ処理回路の処理タイミングが同時であっ
たとき、あらかじめ決められた優先順位に従いその逆拡
散データを前記記憶回路に書き込むことを特徴とする請
求項２に記載のスペクトル拡散受信装置。 - 【請求項５】 前記記憶回路に前記逆拡散データを書き
込むときに生成されるアドレスは、前記記憶回路へ書き
込むフィンガ番号、前記フィンガ処理回路で処理するシ
ンボル番号ならびに前記記憶回路に所定量の逆拡散デー
タが格納されたとき、０、１の値を交互にとる変数によ
って決まることを特徴とする請求項４に記載のスペクト
ル拡散受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163420A JP3398708B2 (ja) | 2000-05-31 | 2000-05-31 | スペクトル拡散受信装置 |
| US09/865,218 US20010048712A1 (en) | 2000-05-31 | 2001-05-25 | Spectrum spread receiver device |
| EP20010112801 EP1160994A3 (en) | 2000-05-31 | 2001-05-29 | Spread spectrum receiver device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163420A JP3398708B2 (ja) | 2000-05-31 | 2000-05-31 | スペクトル拡散受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345737A true JP2001345737A (ja) | 2001-12-14 |
| JP3398708B2 JP3398708B2 (ja) | 2003-04-21 |
Family
ID=18667173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000163420A Expired - Fee Related JP3398708B2 (ja) | 2000-05-31 | 2000-05-31 | スペクトル拡散受信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010048712A1 (ja) |
| EP (1) | EP1160994A3 (ja) |
| JP (1) | JP3398708B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480302B1 (ko) * | 2001-11-16 | 2005-04-06 | 삼성전자주식회사 | 레이크 수신기의 다중 복조 경로간의 자원 공유 장치 및 수신 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547737B1 (ko) * | 2003-06-10 | 2006-01-31 | 삼성전자주식회사 | 직접시퀀스 부호분할다중접속 이동통신시스템에서 레이크수신장치 및 방법 |
| JP4954107B2 (ja) * | 2008-01-31 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | スペクトル拡散受信装置、ｒａｋｅ受信器、及び、ｒａｋｅ合成方法 |
| US9077442B2 (en) * | 2012-07-16 | 2015-07-07 | Texas Instruments Incorporated | DSSS inverted spreading for smart utility networks |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173630A (ja) * | 1996-12-13 | 1998-06-26 | Nec Corp | Ｃｄｍａチップ同期回路 |
| JPH10190528A (ja) * | 1996-12-25 | 1998-07-21 | Matsushita Electric Ind Co Ltd | スペクトル拡散受信機 |
| US6590886B1 (en) * | 1998-07-17 | 2003-07-08 | Qualcomm, Incorporated | Technique for reduction of awake time in a wireless communication device utilizing slotted paging |
| JP3464624B2 (ja) * | 1999-04-28 | 2003-11-10 | シャープ株式会社 | スペクトル拡散受信装置 |
-
2000
- 2000-05-31 JP JP2000163420A patent/JP3398708B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-25 US US09/865,218 patent/US20010048712A1/en not_active Abandoned
- 2001-05-29 EP EP20010112801 patent/EP1160994A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480302B1 (ko) * | 2001-11-16 | 2005-04-06 | 삼성전자주식회사 | 레이크 수신기의 다중 복조 경로간의 자원 공유 장치 및 수신 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3398708B2 (ja) | 2003-04-21 |
| EP1160994A2 (en) | 2001-12-05 |
| EP1160994A3 (en) | 2004-01-02 |
| US20010048712A1 (en) | 2001-12-06 |
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