KR20080037658A

KR20080037658A - 메모리 아키텍처를 사용하여 주요 셀을 검색하기 위한상관기

Info

Publication number: KR20080037658A
Application number: KR1020087001619A
Authority: KR
Inventors: 루이스 로버트 리트윈
Original assignee: 톰슨 라이센싱
Priority date: 2005-07-26
Filing date: 2005-07-26
Publication date: 2008-04-30
Also published as: US8134981B2; WO2007018497A1; EP1908177B1; JP4829968B2; US20090135782A1; BRPI0520450A2; EP1908177A1; CN101228703A; CN101228703B; KR101157108B1; JP2009503993A

Abstract

제1 스테이지 상관기로부터 입력 데이터를 수신하기 위한 제2 스테이지 상관기를 포함하는 장치가 설명되는데, 여기서 상기 제2 스테이지 상관기는 메모리 아키텍처를 사용한다. 데이터에 제2 스테이지 상관을 수행하기 위한 방법이 또한 설명되는데, 이 방법은 판독 포인터와 기록 포인터를 재설정하는 단계, 입력 데이터를 한 쌍의 저장 레지스터 중 하나에 선택적으로 다중화시키는 단계, 상기 쌍의 저장 레지스터의 내용을 연결하는 단계, 상기 기록 포인터에 따라 상기 연결된 내용을 메모리에 기록하는 단계, 상기 판독 포인터에 따라 상기 메모리로부터 상기 연결된 내용을 판독 레지스터에 출력하는 단계, 상기 판독 어드레스 포인터를 갱신하는 단계와, 상기 기록 어드레스 포인터를 갱신하는 단계를 포함한다.

Description

메모리 아키텍처를 사용하여 주요 셀을 검색하기 위한 상관기{CORRELATOR FOR PRIMARY CELL SEARCH USING MEMORY ARCHITECTURE}

본 발명은 이동 단말기에 대한 것이고, 더 구체적으로는 주요 셀 검색에서 사용되는 상관기에 대한 것이다.

UMTS 무선 신호 내의 기본 시간 단위는 10 밀리-초 (ms) 무선 프레임이고, 이것은 각각 2560개 칩의 15개 슬롯으로 나누어진다. 셀(또는 기지국)로부터 UMTS 수신기로의 UMTS 무선 신호는 "다운링크 신호"이며, 반면에 역방향으로의 무선 신호는 "업링크 신호"라고 불린다.

범용 이동 통신 시스템(universal mobile telecommunication system: UMTS) 광대역 코드-분할 다중 액세스(wideband code-division multiple access: WCDMA) 표준은 3.84 Mcps의 칩 속도를 가진 직접 시퀀스 확산 스펙트럼(direct sequence spread spectrum: DSSS) 변조를 사용한다. 주파수 분할 듀플렉스(FDD) 방식은 각각 5 MHz의 분리된 주파수 대역 상에 업링크와 다운링크 채널을 운반한다. 이 방식은 일반적으로 큰 실외 셀을 위해 사용되는데, 그 이유는 이 방식은 시분할 듀플렉 스(TDD) 방식보다 더 많은 사용자를 지원할 수 있기 때문이다. TDD 방식에서, 전송은 다른 시간 슬롯 동안에 동일한 업링크와 다운링크 채널을 공유한다. TDD 방식이 FDD 방식만큼 많은 사용자를 지원하지 않으므로, TDD 방식이 더 작은 셀에 대해 더 적합하다. TDD 방식은 FDD 방식에 비교되는 비대칭 통신량(traffic)을 운반하기 위해 또한 더 적합하다.

UMTS 네트워크 내에서 예를 들면 CDMA 이동 수신기와 같은 수신기에 의해 수행되는 중요한 절차는 셀 검색 동작이다. 셀 검색은 일반적으로 수신기의 일부로서 통합되는 셀 검색 시스템에 의해 수행된다. 셀 검색 시스템은 수신기가 위치된 셀에 관련된 동기 정보를 결정하기 위해 수신기가 켜진 후에 작동된다. 셀 검색 동작은 3단계 처리이다. 즉, 셀 검색 시스템은 슬롯 동기 (주요 동기)와, 프레임 동기 및 스크램블링 코드 그룹 결정 (제2 동기), 그리고 스크램블링 코드 결정을 수행한다.

전원이 켜진 후에, 이동 단말기(MT)는 음성/데이터 통신이 시작할 수 있기 전에 다수의 동작을 수행해야 한다. 먼저, 수신기는 수신된 신호 전력을 스케일링(scaling)하고, 아날로그-디지털 변환기에서 클리핑(clipping)을 예방하기 위해 자동적 이득 제어(AGC)를 구현할 필요가 있다. 이 처리는 먼저 동기 채널(SCH) 상에 수행될 수 있고, 그리고 나서, 일단 셀의 스크램블링 코드가 획득되면, 역스크램블링된 공통 파일롯 채널(CPICH)이 사용될 수 있다.

그 다음에, 수신기는 타이밍 동기를 획득할 필요가 있다. 타이밍 동기는 SCH 채널로부터 획득될 수 있다. MT는 자신이 발견할 수 있는 가장 강한 SCH 신호를 검 색하고, 이 신호는 MT가 어느 셀과 통신을 시작할지를 결정한다. SCH 채널은 주기적이므로, 수신기는 타이밍 오류를 유도하기 위해 주요 SCH에 대해서 상관시킬 수 있다. 이런 채널에 기초해서, 수신기는 칩, 심볼, 및 슬롯 동기를 달성할 수 있다.

주요 SCH는 시스템 내의 모든 셀에 대해 동일한 신호를 운반한다. 제2 SCH는 각 셀에 대해 다르고, 매 프레임 마다 반복되는 제2 동기 코드(SCC)의 패턴을 운반한다. 일단 MT가 이러한 시퀀스를 수신하면, MT는 프레임 동기를 가질 것이다.

셀 검색을 수행하는데 있어서, 셀 검색 시스템은 동기 채널(SCH)과 수신된 무선 신호의 공통 파일롯 채널(CPICH)을 액세스한다. SCH는 제1 SCH와 제2 SCH로부터 형성된 합성 채널이다. 각 슬롯 내에서, 주요 SCH는 주요 동기 코드(PSC)를 지정한다. 하지만, 제1 SCH는 각각의 2560개의 칩 슬롯 중에 처음 256개의 칩 동안에만 데이터를 포함할 뿐이다. 알려진 것처럼, "칩" 또는 "칩 속도"는 CDMA 통신 시스템 내에서 확산 코드의 속도를 지칭한다.

또한, 패턴은 현재 셀의 스크램블링 코드가 어느 스크램블링 코드 그룹에 속하는지를 식별한다. 64개의 스크램블링 코드 그룹이 존재하고, 각 그룹은 8개의 스크램블링 코드를 포함한다. 일단 MT가 현재 셀의 스크램블링 코드 그룹을 결정했다면, 현재 셀의 스크램블링 코드에 대한 검색은 이 그룹 내의 8개의 코드로 좁혀진다.

캐리어 기반 수신기를 위한 일반적인 획득 프로세스는 다음과 같다:

1. 제1차 셀 검색

2. 제2차 셀 검색

3. 스크램블링 코드 결정

4. 다중 경로 검색

5. 핑거(finger) 할당

6. 코드 추적 및 자동적 주파수 제어(AFC) 루프의 잠금

7. 핑거 출력의 최대 비율 결합(MRC)

8. 수신기 록(lock)이 획득되고, 데이터는 상위 층으로 송신될 수 있다.

이러한 획득 프로세스는 길고 복잡하며(involved), 완료하기 위해 대략 수 초(the order of several seconds)가 걸릴 수 있다.

다루어지는 문제점은 3G WCDMA 수신기에서 주요 셀 검색 처리의 제2 스테이지에 대한 영역-효율적인 상관 블록을 구현하는 방법이다. 주요 셀 검색 처리의 제1 스테이지는 하나에 행에서 16개의 연속적인 샘플을 상관시키는 것과, 16개의 칩마다 상관 출력을 생성하는 것을 포함한다. 따라서, 제1 저장 상관기에 대한 저장 요구 사항은 이러한 상관기는 주어진 상관에 대해 한 번에 16개의 칩만을 저장할 필요가 있다는 것인데, 이러한 동작은 수행하기가 비교적 간단하다. 심지어 칩 당 4개의 샘플을 사용하고 있는 수신기에 대해서, 저장 요구 사항은 여전히 단지 256개의 샘플이며, 이 샘플은 연속적인 샘플이다. 이것은 제1 스테이지 상관기가 도착하는 연속적인 그룹의 샘플을 처리한다는 것을 의미한다.

처리의 제2 스테이지에서의 각각의 상관은 또한 16개의 칩을 요구한다. 하지만, 3G WCDMA 표준에서 사용되는 계층적인 골레이(Golay) 코드의 특성 때문에, 이러한 16개의 칩의 각각은 16개의 칩이 서로 이격되어 위치된다. 따라서, 칩 당 4개 의 샘플을 사용하는 수신기에 대해서, 256개의 칩이 여전히 처리될 필요가 있지만, 이러한 칩들은 연속적으로 위치되지 않는다. 대신에, 주어진 상관은 16*4=64개의 샘플이 서로 이격되어 위치된 256개의 칩을 필요로 한다. 주어진 제2 스테이지 상관에 대해 필요한 모든 샘플을 저장하기 위해, 수신기는 1024개의 위치를 가진 탭으로 연결된(tapped) 지연 라인을 요구할 것이다(16개의 칩이 서로 이격되어 위치되어 있는 16개의 칩은 256개의 칩이고, 칩 당 4개의 샘플은 1024개의 샘플이다). 종래 기술은 제2 단계 상관을 구현하기 위해 레지스터-기반의 설계를 사용했다. 이러한 개수의(예, 1024) 레지스터는 ASIC 설계에서는 실용적이지 못한데, 그 이유는 이러한 개수의 레지스터는 ASIC 상에서 많은 양의 다이(die) 공간을 소모하기 때문이다. 따라서, 보다 영역-효율적인 접근법이 이로울 것이다.

본 발명은 3G WCDMA 수신기의 주요 셀 검색 처리에서 사용되는 상관기의 제2 계층적 스테이지를 위한 아키텍처이다. 사용된 아키텍처는 메모리 기반이며, ASIC 상에서 이용 가능한 다이 공간의 견지에서 설계가 영역-효율적이 되게 한다.

주어진 개수의 위치에 대해서, 메모리는 레지스터보다 더 효율적이기 때문에, 본 발명은 메모리 기반의 접근법을 사용한다. 하지만, 이중-포트 램 메모리 블록의 특성은 주어진 클록 주기에서 수행될 수 있는 메모리 판독/기록의 개수는 주기 당 하나의 판독과 하나의 기록으로 제한된다는 것을 의미한다. 이것은 블록의 설계에서 어떤 도전이 되었는데, 그 이유는 수신기의 칩 당 32개의 클록 주기의 제약 이내에서 완전한 처리가 수행되게 하기 위해, 이것이 충분한 판독 및 기록을 허용하지 않았기 때문이다. 칩 당 32개의 클록 주기 내에서 요구되는 처리를 성취하기 위해 클록 주기 당 단일의 판독 및 단일 기록을 사용하기 위해 다수의 특징이 이 아키텍처에 추가되었다.

본 발명은 첨부된 도면들과 관련해서 읽혀질 때, 다음의 상세한 설명으로부터 가장 잘 이해된다. 도면들은 아래에서 간단히 설명되는 다음의 도면들을 포함하는데, 여기서 도면상의 동일한 번호들은 유사한 요소를 나타낸다.

도 1은 셀 검색 처리의 상위 레벨 블록도.

도 2는 본 발명의 아키텍처의 블록도.

도 3은 본 발명의 원리에 따른 메모리를 위한 판독/기록 포인터 사용의 일 실시예.

도 4는 본 발명의 원리에 따른 흐름도.

셀 검색은 이동 단말기에서 수행된다. 셀 검색 처리의 상위 레벨 블록도인, 도 1을 이제 참조하면, 본 발명은 주요 셀 검색의 제2 스테이지에서 사용되는 상관기(125, 130)를 수반하는데, 이 상관기는 주요 셀 검색의 제1 스테이지 상관기(105, 110)로부터 실수 입력(115)과 허수 입력(120)을 수신한다. 제1 스테이지 주요 셀 검색 상관기(105, 110)의 출력은 제2 스테이지 상관기(125, 130)에 입력된다. 제2 스테이지 상관기(125, 130)의 출력은 코히어런트하지 않은(non-coherent) 결합기(135)에 출력되고, 이 결합기는 프레임 버퍼(140)에 입력을 제공한다. 프레임 버퍼(140)는 셀 검색의 결과를 제공한다.

도 2는 본 발명의 아키텍처의 블록도이다. 특히 도 2는 주요 셀 검색의 제2 스테이지를 위해 사용되는 본 발명의 상관기의 아키텍처이다. 본 발명의 상관기는 ASIC 상의 다이 공간의 견지에서 영역 효율적이라는 이점을 가진다. 도 2의 메모리 판독/기록 어드레스 생성 블록(235)은 판독/기록 포인터 값을 생성한다(또한 도 3에서도 도시됨). 본 발명의 스테이지 상관기(123)는 사실상 기능적으로 동일한/등가인 제2 스테이지 상관기(125, 130)의 쌍이다. 제2 스테이지 상관기(125, 130)의 쌍 사이의 차이는 제2 스테이지 상관기의 각각에 의해 수신된 입력 데이터(실수 값 대 허수 값)이다.

제1 스테이지 상관기(도 1에 도시됨)의 상관 출력(실수 및 허수)은 도 2의 다중화기(205)에 도달한다. 이 샘플은 칩 당 4회씩 도달하고, 이 샘플은 선택적으로 저장 레지스터 내로 다중화되는데, 즉, 먼저 storage_low_reg(210)으로 다중화되고, 그리고 나서 storage_high_reg(215)내로 다중화되고, 계속해서 교대가 된다. 뒤에서 더 자세히 설명될 논리에 기초해서, 낮고 높은 저장 레지스터 값(각각 16 비트 폭)은 단일 32 비트 값을 형성하기 위해 블록(225)에서 연결되고, 그리고 나서 이 연결된 값이 미리 결정된 클록 주기로 메모리(230)에 기록된다. 클록 주기 당 단지 하나의 메모리 기록만이 수행될 수 있다는 제한 때문에 이 접근법이 사용되는데, 하나의 값으로서 두 개의 샘플을 저장함으로써, 이 설계는, 각각의 주어진 클록 주기에 대해서 두 개의 샘플이 메모리(230)에 저장되게 한다. 이 시점에서 메모리(230)의 사용은 칩 다이 공산을 절약한다. 종래 기술 구현은 메모리 대신에 레지스터의 뱅크를 사용한다.

그리고 나서, 이 값은 미리 결정된 위치로부터 메모리에서 판독되고, read_reg(240) 내로 저장된다. 이 시점으로부터 그 이후로는, 비트들이 그 대응하는 상위 값 및 하위 값으로 다시 파싱되고, 두 개의 분리된 샘플로서 처리된다. 인덱스 생성기(245)는 PSC 인덱스/시퀀스를 생성한다. 상관은, 샘플을 read_reg(240)으로부터 취하고, 저장된 PSC 시퀀스 블록(250)의 부호에 기초해서 corr_reg내의 샘플에 이 취해진 샘플을 더하거나, corr_reg 내의 샘플로부터 이 취해진 샘플을 뺌으로서(즉, 만약 PSC 시퀀스가 +1이라면, 이 값이 더해지고, 만약 PSC 시퀀스가 -1이라면, 이 값이 빼짐), 영역-집약적인(area-intensive) 곱셈기를 사용하지 않고 블록(255)에서 수행된다. 16개의 corr_reg 레지스터: corr_reg0[0] 내지 corr_reg0[3] (270a), corr_reg1[0] 내지 corr_reg1[3] (270b), corr_reg2[0] to corr_reg2[3] (270c), 및 corr_reg3[0] 내지 corr_reg3[3] (270d)가 존재한다는 것이 주목된다. 이것은 각각 4개의 병렬 블록에서 계산된 4개의 동시적인 상관의 저장과 처리를 가능케 한다. 레지스터의 각 세트는 이용 가능한 32개의 클록 주기 중 8개의 클록 주기 동안 사용되고, 한 번에 단지 하나의 레지스터의 세트만이 사용된다. 블록(255)의 출력은 다중화기(260, 265)에 의해 상관 레지스터(270a 내지 270d)에 다중화된다.

주어진 상관에 대한 모든 16개의 값이 덧셈기 블록(275)에서 누산된 후에, corr_reg에 저장된 값이 다중화기(280)를 경유해 4개의 대응하는 corr_out 레지스터(285a 내지 285d) 중 하나에 전달된다. 즉, corr_out[0]=corr_reg0[0]+corr_out1[0]+corr_reg2[0]+corr_reg3[0] (285a).

corr_out 레지스터의 출력은 도 1의 코히어런트하지 않은 결합기(135)에 다중화된다. corr_out 레지스터의 내용의 절대값(abs)을 취하는 것이 또한 필요하다. 이 블록은 도 2에는 도시되지 않지만, 그 기능이 corr_out 레지스터에서 수행되거나, 다중화기(290) 후의 추가적인 블록으로서 수행된다.

테이블 1에 도시된 의사코드(pseudocode)는 아키텍처가 어떻게 동작하는지에 대한 보다 많은 세부 사항을 제공한다. 도 2의 제어 블록(220)은 본 발명의 상관기의 기능과 구성 요소를 조정하고 제어한다. 좌측의 숫자들은 클록 주기를 지시한 다. 본 발명의 아키텍처는 샘플 당 32개의 클록을 가진 클록 주기 구조를 기초로 하고 있다.

의사코드의 재설정 코드는 임의의 처리가 시작되기 전에 양쪽 모두 9-비트 숫자인, 판독 포인터(rp)와 기록 포인터(wp)를 초기화한다. 상관 레지스터(corr_reg)와 상관 출력 레지스터(corr_out)가 또한 초기화된다.

의사코드의 상관 출력 코드는 클록 주기 0에서 corr_out 레지스터 [0]과 [1]을 corr_reg 레지스터의 내용으로 설정하고, 클록 주기 1에서 corr_out 레지스터 [2]와 [3]을 corr_reg 레지스터의 내용으로 설정한다.

의사코드의 샘플 출력 코드는 클록 주기 7에서 corr_out[0]의 절대값(abs)의 출력 샘플(samp_out)을 제공한다. 의사코드의 샘플 출력 코드는 클록 주기 15에서 corr_out[1] 레지스터의 절대값(abs)의 출력 샘플(samp_out)을 제공한다. 의사코드의 샘플 출력 코드는 클록 주기 23에서 corr_out[2] 레지스터의 절대값(abs)의 출력 샘플(samp_out)을 제공한다. 의사코드의 샘플 출력 코드는 클록 주기 31에서 corr_out[3] 레지스터의 절대값(abs)의 출력 샘플(samp_out)을 제공한다.

클록 주기 0과 16에서, 의사코드의 메모리 입출력 코드는 storage_low_reg를 입력 샘플(samp_in)로 설정한다. 클록 주기 8과 24에서, 의사코드의 메모리 입출력 코드는 storage_high_reg를 입력 샘플(samp_in)로 설정한다. 추가적으로, 클록 주기 8과 24에서, 메모리 기록 어드레스는 기록 포인터(wp)로 설정되고, 이 어드레스에 있는 메모리 데이터가 storage_low_reg와 연결된 storage_high_reg로 설정되고, 그 다음에 기록 포인터가 감소된다. 매(every) 클록 주기에서, read_reg는 메모리 판독/기록 어드레스 생성 블록(235)에 의해 생성된 판독 어드레스에 따라, 메모리로부터 data_out에 설정된다.

의사코드 함수의 상관 및 메모리 인터페이싱 코드는 다음과 같다:

클록 주기 0에서, corr_reg3[0]과 corr_reg3[1]이 read_reg 내의 상위 및 하위 샘플을 사용해 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안에 메모리에 기록되고, "판독" 어드레스는 rp와 같다.

클록 주기 1에서, corr_reg3[2]와 corr_reg3[3]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp-1과 같다. 그리고 나서, 판독 포인터가 32만큼 증가된다.

클록 주기 2, 4, 6과 8에서, corr_reg0[0]와 corr_reg0[1]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp과 같다.

클록 주기 3, 5, 7과 9에서, corr_reg0[2]와 corr_reg0[3]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp-1과 같다. 그리고 나서, 판독 포인터가 32만큼 증가된다.

클록 주기 10, 12, 14와 16에서, corr_reg1[0]와 corr_reg1[1]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp와 같다.

클록 주기 11, 13, 15와 17에서, corr_reg1[2]와 corr_reg1[3]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp-1과 같다. 그리고 나서, 판독 포인터가 32만큼 증가된다.

클록 주기 18, 20, 22와 24에서, corr_reg2[0]과 corr_reg2[1]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp와 같다.

클록 주기 19, 21, 23과 25에서, corr_reg2[2]와 corr_reg2[3]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp-1과 같다. 그리고 나서, 판독 포인터는 32만큼 증가된다.

클록 주기 26, 28과 30에서, corr_reg3[0]와 corr_reg3[1]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp와 같다.

클록 주기 27, 29와 31에서, corr_reg3[2]와 corr_reg3[3]은 read_reg 내의 상위 및 하위 샘플을 사용해서 갱신된다. "판독" 어드레스는 앞의 두 클록 주기 동안 메모리에 기록되고, "판독" 어드레스는 rp-1과 같다. 만약 이것이 클록 주기 31이 아니라면, 판독 포인터가 32만큼 증가된다. 만약 이것이 클록 주기 31이라면, 판독 포인터가 482만큼 감소된다.

도 3에 대해서, 기록 포인터(wp)는 값 1로 초기화되고, 각각의 32개의 클록 주기 기간 이내에서 두 번 감소된다(모듈로 512). 판독 포인터(rp)는 값 3으로 초기화되고, 매 32개의 클록 주기 기간 이내에서 15번에 걸쳐서 32만큼 증가되고, 매 32개의 클록 주기 기간에 한 번씩 482(512-30)만큼 감소된다. 본 발명에서 이중 포트 메모리와 그 사용은 슬라이딩 윈도우 또는 버퍼와 유사한데, 여기서 판독 및 기록 포인터는 서로 다른 시간에 동일한 메모리를 어드레싱하고 있다. 즉, 판독되는 메모리 위치와 기록되는 메모리 위치간에는 아무런 중첩도 존재하지 않는다. 그 이유는, 클록 주기 당 단지 하나의 판독과 하나의 기록만이 존재하기 때문이다. 판독 및 기록 포인터의 인덱스와 증가 및 감소 값은, 만약 샘플/칩의 개수가 증가하거나 감소한다면 변할 것이다. 구체적으로, 도 3을 참조하면, 이 예에서 412개의 위치들을 갖는 이중 포트 메모리가 묘사되어 있는데, 각 위치는 32 비트이고, 재설정시에, 기록 포인터(wp)는 1로 초기화되었고, 판독 포인터(rp)는 3으로 초기화되었다. 제일 처음의 32개의 클록 주기 후에, 판독 포인터(wp)는 511이고, 판독 포인터(rp)는 1이다.

이제 도 4를 참조하면, 이 도면은 본 발명의 제2 스테이지 상관기의 작용의 흐름도이다. 단계(405)에서, 샘플이 storage_reg_low와 storage_reg_high로 번갈아 다중화된다. 단계(410)에서, storage_reg_low와 storage_reg_high의 내용은 메모리 판독/기록 어드레스 생성 블록(235)에 의해 지정되는 판독 포인터(wp)에 따라서 단일 값으로 연결되고, 메모리 내로 기록된다. 단계(415)에서, 매 클록 주기에, 메모리(230)로부터의 샘플이 메모리 판독/기록 어드레스 생성 블록(235)에 의해 지정되는 판독 포인터(rp)에 따라 read_reg(240)로 출력된다. 블록(245)에 의해 생성되고, 블록(250) 내에 저장된 PSC 인덱스/시퀀스의 부호에 기초해서 (+/-) read_reg(240) 값을 대응하는 corr_reg(270a-270d) 값에 더함으로써 상관이 단계(420)에서 수행된다. 단계(425)에서, 16회의 누산 후에, corr_reg 값이 덧셈기(275)와 다중화기(280)를 경유해 대응하는 corr_out (285a 내지 285d) 안으로 저장되고, 따라서, 실제적으로 4개의 병렬 상관을 완료한다. corr_out (285a 내지 285d) 내의 값의 절대 값(abs)이 corr_out (285a 내지 285d) 레지스터 내에서 취해지거나, corr_out(285a 내지 285d) 레지스터가 단계(430)에서 상관 값을 출력시키기 전에 절대값 블록(미도시)으로 다중화된다.

본 발명이 예를 들면, 이동 단말기, 액세스 포인트, 또는 셀룰러 네트워크 내에서 다양한 형태의 하드웨어, 소프트웨어, 펌웨어, 특수 목적의 프로세서, 또는 이것의 조합에서 구현될 수 있다는 것이 이해되어야 한다. 바람직하게, 본 발명은 하드웨어와 소프트웨어의 조합으로서 구현된다. 또한, 소프트웨어는 프로그램 저장 디바이스 상에 유형으로 실현되는 애플리케이션 프로그램으로서 바람직하게 구현된다.

애플리케이션 프로그램은 임의의 적합한 아키텍처를 포함하는 머신으로 업로딩되고, 이 머신에 의해 실행될 수 있다. 바람직하게, 머신은 하나 이상의 중앙 처리 유닛(CPU), 랜덤 액세스 메모리(RAM), 및 입출력(I/O) 인터페이스(들)와 같은 하드웨어를 구비한 컴퓨터 플랫폼 상에 구현된다. 컴퓨터 플랫폼은 또한 운영 체제와 마이크로인스트럭션 코드를 포함한다. 여기서 설명된 다양한 프로세스와 기능은 운영 체제를 경유해 실행되는, 마이크로인스트럭션 코드의 일부 또는 애플리케이션 프로그램의 일부(또는 이것들의 조합)일 수 있다. 또한, 다양한 다른 주변 디바이스는 추가적인 데이터 저장 디바이스와 프린팅 디바이스와 같은 컴퓨터 플랫폼에 연결될 수 있다.

더 나아가, 첨부된 도면들에서 묘사된 구성 시스템 요소의 일부와 방법 단계는 바람직하게 소프트웨어에서 구현되고, 시스템 구성 요소들(또는 방법 단계들) 간의 실제적인 연결은 본 발명이 프로그래밍되는 방식에 따라서 다를 수 있다. 여기서 주어진 교시에 따라, 당업자는 본 발명의 상기 구현 또는 구성, 그리고 이와 유사한 구현 또는 구성을 예측할 수 있을 것이다.

본 발명은 이동 단말기에 이용가능하고, 더 구체적으로는 주요 셀 검색에서 사용되는 상관기에 이용 가능하다.

Claims

제1 스테이지 상관기로부터 입력 데이터를 수신하기 위한 제2 스테이지 상관기를 포함하는 장치로서, 상기 제2 스테이지 상관기는 메모리 아키텍처를 사용하는, 제2 스테이지 상관기를 포함하는 장치.
제1항에 있어서, 상기 제2 스테이지 상관기는 한 쌍의 제2 스테이지 상관기를 포함하고, 상기 한 쌍의 제2 스테이지 상관기 중 제1의 제2 스테이지 상관기는 실수 값의 입력 데이터를 수신하고 처리하고, 상기 한 쌍의 제2 스테이지 상관기 중 제2의 제2 스테이지 상관기는 허수 값의 입력 데이터를 수신하고 처리하는, 제2 스테이지 상관기를 포함하는 장치.
제2항에 있어서, 상기 제2 스테이지 상관기의 상기 쌍의 각각의 상관기는 기능적으로 동등한, 제2 스테이지 상관기를 포함하는 장치.
제2항에 있어서, 상기 제2 스테이지 상관기의 상기 쌍의 각각의 상관기는:

입력 데이터를 수신하기 위한 제1 다중화기;

상기 입력 데이터의 제1 유닛을 수신하고 저장하기 위한 제1 저장 레지스터;

상기 입력 데이터의 제2 유닛을 수신하고 저장하기 위한 제2 저장 레지스터;

입력 데이터의 상기 제1 유닛과 입력 데이터의 상기 제2 유닛을 연결시키기 위한 연결기;

상기 연결된 입력 데이터를 수신하고 저장하기 위한 메모리;

상기 메모리에 대한 판독/기록 포인터 값을 생성하기 위한 판독/기록 어드레스 생성 유닛;

상기 연결된 입력 데이터를 검색하고 저장하기 위한 판독 레지스터를

포함하는, 제2 스테이지 상관기를 포함하는 장치.
제4항에 있어서,

상기 연결된 입력 데이터를 두 개의 분리된 유닛의 데이터로 파싱(parsing)하기 위한 수단;

복수의 상관 레지스터;

상기 파싱된 데이터를 상기 복수의 상관 레지스터 중 하나에 있는 데이터에 더하거나, 상기 복수의 상관 레지스터 중의 하나에 있는 데이터로부터 상기 파싱된 데이터를 빼어서 상관을 수행하기 위한 덧셈기 및 부호 변경기;

상기 덧셈기 및 부호 변경기로부터의 출력을 상기 복수의 상관 레지스터에 다중화시키기 위한 제2 다중화기;

상기 뎃셈기 및 부호 변경기로부터의 출력을 상기 복수의 상관 레지스터에 다중화시키기 위한 제3 다중화기;

상기 복수의 상관 레지스터 내에 저장된 상관된 값을 누산하기(accumulating) 위한 뎃셈기;

복수의 상관 출력 레지스터;

상기 누산 상관된 값을 상기 복수의 상관 출력 레지스터 중 하나에 다중화시키기 위한 제4 다중화기;

상기 상관 출력 레지스터로부터 상기 누산 상관된 값을 출력하기 위한 제5 다중화기;

주요 동기 코드 인덱스를 생성하기 위한 인덱스 생성기;

주요 동기 시퀀스를 저장하기 위한 주요 동기 저장 유닛과;

상관 처리를 제어하기 위한 제어 유닛을

더 포함하는, 제2 스테이지 상관기를 포함하는 장치.
제5항에 있어서, 상기 주요 동기 유닛은, 상기 파싱된 데이터가 상기 복수의 상관 레지스터 중 하나에 있는 상기 데이터에 더해지거나, 상기 데이터로부터 빼지는지를 결정하기 위해 상기 주요 동기 시퀀스를 상기 덧셈기 및 부호 변경기에 이용 가능하게 하는, 제2 스테이지 상관기를 포함하는 장치.
제4항에 있어서, 상기 메모리는 기록 포인터를 사용해서 기록되고, 판독 포인터를 사용해서 판독되는, 이중 포트 메모리인, 제2 스테이지 상관기를 포함하는 장치.
제5항에 있어서, 상기 상관 레지스터는 상관을 동시에 처리하는, 제2 스테이 지 상관기를 포함하는 장치.
제5항에 있어서, 상기 누산 상관된 값에 절대 값 함수를 수행하기 위한 수단을 더 포함하는, 제2 스테이지 상관기를 포함하는 장치.
제1항에 있어서, 상기 장치는 이동 디바이스인, 제2 스테이지 상관기를 포함하는 장치.
데이터에 제2 스테이지 상관을 수행하기 위한 방법으로서,

판독 포인터와 기록 포인터를 재설정하는 단계;

입력 데이터를 한 쌍의 저장 레지스터 중 하나에 선택적으로 다중화시키는 단계;

상기 한 쌍의 저장 레지스터의 내용을 연결하는 단계;

상기 기록 포인터에 따라 상기 연결된 내용을 메모리에 기록하는 단계;

상기 판독 포인터에 따라 상기 메모리로부터의 상기 연결된 내용을 판독 레지스터에 출력하는 단계;

상기 판독 어드레스 포인터를 갱신하는 단계; 및

상기 기록 어드레스 포인터를 갱신하는 단계를

포함하는, 데이터에 제2 스테이지 상관을 수행하기 위한 방법.
제11항에 있어서,

복수의 상관 레지스터를 소거하는 단계;

상기 판독 레지스터 내의 데이터를 가지고 상기 복수의 상관 레지스터를 갱신하는 단계;

누산 상관된 값을 복수의 상관 출력 레지스터에 저장하는 단계; 및

상기 복수의 상관 출력 레지스터에 저장된 상기 누산된 상관 값에 대해 절대 값 함수를 수행하는 단계를

더 포함하는, 데이터에 제2 스테이지 상관을 수행하기 위한 방법.
제12항에 있어서, 판독 레지스터 내의 데이터를 가지고 상기 복수의 상관 레지스터를 갱신하는 상기 단계는 주요 동기 코드 시퀀스의 부호에 기초해서 수행되는, 데이터에 제2 스테이지 상관을 수행하기 위한 방법.
제13항에 있어서, 판독 레지스터 내의 데이터를 가지고 상기 복수의 상관 레지스터를 갱신하는 상기 단계는 병렬 상관을 수행하는, 데이터에 제2 스테이지 상관을 수행하기 위한 방법.
제12항에 있어서, 판독 레지스터 내의 데이터를 가지고 상기 복수의 상관 레지스터를 갱신하는 상기 단계는 상기 복수의 상관 레지스터에 저장된 데이터를 가지고 상기 판독 레지스터 내의 데이터를 더하기 및 빼기 중 어느 하나에 의해 상관 을 수행하는, 데이터에 제2 스테이지 상관을 수행하기 위한 방법.